【導讀】在描述高速運行的數字係統時
，噪聲容限是最重要的參數之一。通常情況下，噪聲容限定義了 I/O 引腳上或接口中可接受的噪聲水平。在數字電子技術領域，噪聲容限是指 I/O 引腳上出現但不會導致接收邏輯狀態出錯的噪聲水平。這個值在時域中經常調用，用於測量比特誤碼率。

在描述高速運行的數字係統時，噪聲容限是最重要的參數之一。通常情況下
，噪聲容限定義了 I/O 引腳上或接口中可接受的噪聲水平。在數字電子技術領域，噪聲容限是指 I/O 引腳上出現但不會導致接收邏輯狀態出錯的噪聲水平。這個值在時域中經常調用，用於測量比特誤碼率。

如果您正在設計高速 PCB 並需要執行串擾檢查，首先應明確評估成功的具體標準。從數字器件的 CMOS 噪聲容限值入手是個不錯的選擇，因為這些器件很可能是采用 CMOS 工藝製造的。

邏輯係列的噪聲容限值

核心電壓已降至 1.8V 以下（例如 1.2V、1.0V 和 0.8V），這些器件的噪聲容限也隨著核心電壓的降低而下降。大多數采用 CMOS 工藝製造的常見數字 ASIC 和微控製器都在 LVCMOS 核心電壓水平下運行。

噪聲容限的應用

例如
，下圖中的串擾仿真示例顯示串擾比率（受害者峰值電壓與攻擊者峰值電壓）為 8.46%。當攻擊者的峰值信號水平為 1.8V 時
，峰值串擾為 152 mV，略低於此示例接口的噪聲容限。

上述問題中的最後一項（即電源軌噪聲的 I/O 噪聲）較難理解，因為電源軌噪聲並不會以 1:1 的比例傳輸至 I/O 輸出。這是由 CMOS 緩衝電路的性質所決定的，其中涉及半導體裸片上的諸多晶體管和無源元件。正因如此，業界開發了兼顧電源影響的 SI 仿真工具，以更精確地分析電源軌噪聲對 SI 的影響。目前，I/O 上的噪聲必須作為注入電源軌噪聲的函數進行測量。這種測量方法較為複雜
，無法直接適用於所有 PCB 堆疊。

低於 1.8V 的高速接口

在高速接口中，眼圖通常用於評估信號完整性
，因為它是在接收器件的 I/O 引腳上測量的。即使在信號電壓高達 1.8V 的de接jie口kou中zhong，噪zao聲sheng容rong限xian也ye不bu會hui直zhi接jie用yong於yu評ping估gu
，而er是shi包bao含han在zai眼yan圖tu的de另ling一yi項xiang評ping估gu指zhi標biao中zhong
，即ji眼yan圖tu模mo板ban或huo眼yan開kai度du。眼yan圖tu模mo板ban對dui信xin號hao電dian平ping的de上shang升sheng時shi間jian和he噪zao聲sheng設she定ding了le限xian製zhi，如ru下xia圖tu所suo示shi。

高級信號完整性仿真器允許用戶指定眼圖模板，以便根據仿真數據計算比特誤碼率。這些仿真器可以直接處理 PCB 布局數據
，並確定串擾、ISI 和抖動的合理準確估計值。雖然噪聲容限是這些仿真的一項輸入參數
，但無需手動檢查眼圖中的每條軌跡，即可判斷通道的合規性。

如需加快 CMOS 接口噪聲容限的分析速度
，可以使用 Cadence 的係統分析工具組合評估高速數字係統。新一代 Sigrity X 可以與 Clarity 3D Solver 配合工作，並與 Allegro X PCB Designer 和 Allegro X Advanced Package Designer 工具緊密集成。這一全新特性可以幫助 PCB 和 IC 封裝設計師將端到端

、multi-fabric 和多電路板係統（從發射端到接收端或從電源到耗電端）相結合，確保 SI/PI 成功簽核。

文章來源：Cadence

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