基本的電子係統如圖 1所示，一般自己的設計都需要時序分析
，如圖 1所示的Design，上(shang)部(bu)分(fen)為(wei)時(shi)序(xu)組(zu)合(he)邏(luo)輯(ji)，下(xia)部(bu)分(fen)隻(zhi)有(you)組(zu)合(he)邏(luo)輯(ji)。而(er)對(dui)其(qi)進(jin)行(xing)時(shi)序(xu)分(fen)析(xi)時(shi)
，一(yi)般(ban)都(dou)以(yi)時(shi)鍾(zhong)為(wei)參(can)考(kao)的(de)

，因(yin)此(ci)一(yi)般(ban)主(zhu)要(yao)分(fen)析(xi)上(shang)半(ban)部(bu)分(fen)。在(zai)進(jin)行(xing)時(shi)序(xu)分(fen)析(xi)之(zhi)前(qian)，需(xu)要(yao)了(le)解(jie)時(shi)序(xu)分(fen)析(xi)的(de)一(yi)些(xie)基(ji)本(ben)概(gai)念(nian)
，如(ru)時(shi)鍾(zhong)抖(dou)動(dong)
、時鍾偏斜（Tskew）、建立時間（Tsu）、保持時間（Th）等。時序分析也就是分析每一個觸發器（寄存器）是否滿足建立時間/保持時間，而時序的設計的實質就是滿足每一個觸發器的建立時間/保持時間的要求。

 

圖1.基本的電子係統

 

 

時鍾信號邊沿變化的不確定時間稱為時鍾抖動，如圖 2所示。一般情況下的時序分析是不考慮時鍾抖動，如果考慮時鍾抖動，則建立時間應該是Tsu+T1，保持時間應該是Th+T2。

 

圖2.時鍾抖動時序圖

 

 

時序偏斜分析圖如圖 3所示。時鍾的分析起點是源寄存器（Reg1），終點是目標寄存器（Reg2）。時鍾在圖中的結構中傳輸也會有延遲
，時鍾信號從時鍾源傳輸到源寄存器的延時為Tc2s，傳輸到目標寄存器的延時為Tc2d。時鍾網絡的延時為Tc2s與Tc2d之差，即Tskew=Tc2d-Tc2s。

 

圖3.時鍾偏斜時序圖

 

 

建立時間（Setup Time）常用Tsu表(biao)示(shi)，指(zhi)的(de)是(shi)在(zai)觸(chu)發(fa)器(qi)的(de)時(shi)鍾(zhong)信(xin)號(hao)上(shang)升(sheng)沿(yan)到(dao)來(lai)以(yi)前(qian)
，數(shu)據(ju)和(he)使(shi)能(neng)信(xin)號(hao)穩(wen)定(ding)不(bu)變(bian)的(de)時(shi)間(jian)
，如(ru)果(guo)建(jian)立(li)時(shi)間(jian)不(bu)夠(gou)
，數(shu)據(ju)將(jiang)不(bu)能(neng)在(zai)這(zhe)個(ge)時(shi)鍾(zhong)上(shang)升(sheng)沿(yan)被(bei)打(da)入(ru)觸(chu)發(fa)器(qi)
，使(shi)能(neng)信(xin)號(hao)無(wu)效(xiao)，也(ye)就(jiu)是(shi)說(shuo)在(zai)這(zhe)個(ge)時(shi)鍾(zhong)周(zhou)期(qi)對(dui)數(shu)據(ju)的(de)操(cao)作(zuo)時(shi)無(wu)效(xiao)的(de)

；保持時間（Hold Time）常用Th表biao示shi，指zhi的de是shi在zai觸chu發fa器qi的de時shi鍾zhong信xin號hao上shang升sheng沿yan到dao來lai以yi後hou，數shu據ju和he使shi能neng信xin號hao穩wen定ding不bu變bian的de時shi間jian，如ru果guo保bao持chi時shi間jian不bu夠gou
，數shu據ju同tong樣yang不bu能neng被bei打da入ru觸chu發fa器qi，對dui數shu據ju的de操cao作zuo同tong樣yang是shi無wu效xiao的de
，使shi能neng信xin號hao無wu效xiao。數shu據ju要yao能neng穩wen定ding傳chuan輸shu，就jiu必bi須xu滿man足zu建jian立li時shi間jian和he保bao持chi時shi間jian的de關guan係xi
，圖tu 4標識了它們間的關係。

 

圖4.建立時間/操持時間的概念

 

 

(1)發送沿（Launch Edge）：前級寄存器發送數據對應的時鍾沿，是時序分析的起點；

 

(2)捕獲沿（Latch Edge）：後記寄存器捕獲數據對應的時鍾沿，是時序分析的終點。相對於launch Edge通常為一個時鍾周期，但不絕對，如多周期。

 

“信號跳變抵達窗口”：對latch寄存器來說，從previous時鍾對應的Hold Time開始

，到current 時鍾對應的Setup Time 結束。

 

“信號電平采樣窗口”：對latch寄存器來說，從current時鍾對應的Setup Time開始，到current時鍾對應的Hold Time結束。

 

launch寄存器必須保證驅動的信號跳變到達latch寄存器的時刻處於“信號跳變抵達窗口”內，才能保證不破壞latch寄存器的“信號電平采樣窗口”。

 

圖5.Launch Edge和Latch Edge

 

四、數據和時鍾的時序分析
 

如圖 6所示，為分析建立時間/保持時間的基本電路圖。Tclk1為Reg1的時鍾延時，Tclk2為Reg2的時鍾延時
，Tco為Reg1固有延時，Tdata為Reg1的到Reg2之間組合邏輯的延時
，Tsu為Reg2的建立時間，Th為Reg2的保持時間
，設時鍾clk周期為T，這裏分析數據的建立時間和保持時間。

 

圖6.基本電路圖

 

 

如圖 7所示，建立時間的分析是以第一個launch Edge為基準
，在Latch Edge查看結果。建立時間的裕量（T為時鍾周期）：

 

Setup Stack = (T+Tclk2) – Tsu – (Tclk1+Tco+Tdata)

 

假設△T = Tclk2-Tclk1
，則：

 

Setup Stack = (T+△T) – Tsu – (Tco+Tdata)

 

可見△T<0影響建立時間
，使建立時間的要求更加苛刻。因此對於△T盡量避免
，采用同步單時鍾，並且盡量采用全局的時鍾信號，這樣△T幾乎為0，,△T的影響幾乎不存在，可以忽略不計。

 

如果建立時間的裕量Setup Stack小於0，則不滿足建立時間，也就會產生不穩定態，並通過寄存器傳輸下去。

 

圖7.建立時間時序分析圖

 

 

如圖 8所示，保持時間的分析是以第二個launch Edge為基準

，在Latch Edge查看結果。保持時間的裕量：

 

Hold Stack = (Tclk1+Tco+Tdata) – Tclk2 – Th

 

假設△T = Tclk2-Tclk1，則：

 

Hold Stack = (Tco+Tdata) – △T – Th

 

可見△T>0影響保持時間，使保持時間的要求更加苛刻。。因此對於△T盡量避免

，采用同步單時鍾
，並且盡量采用全局的時鍾信號，這樣△T幾乎為0，,△T的影響幾乎不存在，可以忽略不計。

 

如果保持時間的裕量Hold Stack小於0，則不滿足保持時間，也就會產生不穩定態
，並通過寄存器傳輸下去。

 

圖8.保持時間時序分析圖

 

 

DT6000S項目上有4路光以太網接口連接到FPGA，由FPGA進行實現MAC層和解碼IEC61850的SV和GOOSE。以太網PHY通過MII接口和FPGA，因此FPGA與外部的接口有4路MII接口。項目初期是實現1路光以太網接口，並且驗證功能正確之後，但是後期變成的4路光以太網時
，總會存在1路光以太網通信不正常。經過分析得到是FPGA通MII接口和PHY的時序不滿足。如圖 9所示為MII接口的時序圖，時序不滿足分為TX_CLK和RX_CLK。

 

其一是PHY輸出的TX_CLK和FPGA依據TX_CLK產生的TXD[3:0]&TX_EN延時大，主要延時為內部邏輯的延時，PCB延時小並且一致，導致PHY的TX_CLK的建立時間不滿足，從而導致發送數據錯誤。

 

其二是PHY輸出的RX_CLK和RXD[3:0]&RX_DV&RX_ER到FPGA內部同步觸發器的延時之差太大
，導致FPGA內部同步觸發器的RX_CLK的建立時間不滿足，從而導致接收數據錯誤。

 

因此FPGA在綜合時需要添加約束


，使之時序滿足要求
，約束的條件為TXD[3:0]和TX_EN的輸出延時要少。RX_CLK和RXD[3:0]&RX_DV&RX_ER路徑延時之差要小。添加約束之後，4路MII接口的光以太網數據通信就正常了。

 

圖9.MII時序圖

 

這裏闡述了時序分析基礎，說明概念的同時進行了時序分析，通過時序分析理解建立時間和保持時間。希望大家閱讀本文之後可以對FPGA時序分析有進一步的了解。