中心議題：

• 探討電平位移電路應用於負電源的設計

解決方案：

• 設計電源電壓為8～-100V的電平位移電路
• 對高壓LDMOS進行優化設計

本文設計了一種應用於負電源的電平位移電路。實現從0～8V低壓邏輯輸入到8～-100V高壓驅動輸出的轉換。分析了該電路的結構和工作原理。基於此電路結構設計了滿足應用要求的高壓薄膜SOI LDMOS器件。分析了器件的工作狀態以及耐壓機理，並利用工藝器件聯合仿真對器件的電學特性進行了優化設計。

在柵驅動電路中需要電平位移電路來實現從低壓控製輸入到高壓驅動輸出的電平轉換。而在一些領域如SOC中的待機模式激活、ESD保護等需要能工作在負電源的電平位移電路。

SOI(Silicon-On-Insulator)技術以其高速、低功耗、高集成度、極小的寄生效應以及良好的隔離等特點
，在集成電路設計應用中倍受青睞。

本文基於SOI高壓集成技術設計了電源電壓為8～-100V的電平位移電路，並對電路中的核心LDMOS器件進行了設計和模擬仿真優化。

1 電路結構

傳統正電源應用的電平位移電路結構如圖1(a)所示。L1、L2、L3是由邏輯電路部分產生的低壓時序控製信號，N1、N2
、N3為高壓nLDMOS器件，P1、P2、P3為高壓平pLDMOS器件。由P1，P2和N1
、N2構成的電平位移單元將L1、L2的低壓邏輯信號轉變為可以控製P3管的高壓電平，與L3一起控製由P3和N3組成的反向輸出級，從而實現從低壓邏輯信號到高壓驅動輸出的轉換。 [page]
在正電源電平位移電路中，由於nLDMOS的源極為低壓，所以可以通過低壓邏輯部分來控製其開關狀態，而源極為高壓的pLDMOS則通過電平位移來控製。當高壓驅動電壓為8～-00V

，低壓邏輯部分工作電壓為0～8V時shi，電dian平ping位wei移yi轉zhuan換huan部bu分fen的de電dian壓ya分fen布bu本ben身shen沒mei有you改gai變bian，但dan是shi在zai和he低di壓ya控kong製zhi端duan接jie合he時shi，與yu傳chuan統tong的de正zheng電dian源yuan相xiang比bi電dian平ping發fa生sheng了le改gai變bian，就jiu需xu要yao重zhong新xin設she計ji低di壓ya邏luo輯ji的de控kong製zhi方fang式shi。此ci時shi，nLDMOS的源極為-100V電壓



，顯然不能通過低壓邏輯控製部分的0～8V電壓來實現控製，而pLDMOS的源極為8V電源。因此采用了低壓邏輯輸出直接控製pLDMOS，而nLDMOS則通過電平位移來控製的方法，如圖1(b)所示。

2 器件設計及優化

由於負電源供電的電平位移電路結構的改變，應用於正電源的常規nLDMOS和pLDMOS不能滿足該電路結構要求。在正電源供電的電平位移電路中，由於pLDMOS的源端接高壓電源，其柵源需要承受高壓，所以pLDMOS采用了厚柵氧的結構

，如圖2(a)所示。在使用負電源的電平位移電路結構中(圖1(b))，pLDMOS的源端為邏輯高壓8V，柵端由低壓邏輯0～8V電壓控製

，因此柵源不再承受高壓。但是nLDMOS的源端為負電源的最低電位
，其柵源需要承受高壓，因此高壓nLDMOS需要采用厚柵氧結構，如圖2(b)所示。
電源的改變不僅僅改變了電路的結構
，nLDMOS的厚柵氧

，同時器件的耐壓機理也發生了改變。考慮到低壓管的背柵效應，SOI材料的襯底隻能接地，因此源漏電平的改變將引起nLDMOS和pLDMOS耐壓機理的改變。圖3是利用工藝(Tsuprem4)、器件(Medici)聯合仿真得到的正電源和負電源電平位移電路中高壓nLDMOS和pLDMOS關態擊穿時等勢線分布對比圖。對於nLDMOS，常規正電源應用的襯底電位對於漂移區來說是輔助耗盡作用，這就是常規SOI中的RESURF原理。但是對於負電源的nLDMOS來說，襯底不再起輔助耗盡SOI層漂移區的作用(圖3(b))。對於pLDMOS來說，情況剛好相反。所以針對負電源應用
，兩種器件都要進行相應的優化處理。
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利用工藝器件聯合仿真，在傳統的正電源應用的LDMOS基礎上對器件的結構參數進行優化設計。圖4(a)為pLDMOS在漂移區注入劑量Nd=7 e12cm-2時關態耐壓

、開態耐壓與漂移區長度Ld(μm)的關係，以及在漂移區長度Ld=9μm情況下關態耐壓
、開態耐壓與漂移區注入劑量Nd(cm-2)的關係。其他參數為：n型體區注入劑量5e12 cm-2
，Nsink注入劑量3e15 cm-2，P-buffer注入劑量1.5e13 cm-2
，溝道長度3μm，柵極場板3μm。從仿真結果可以看出：pLDMOS的關態耐壓隨漂移區的增加而增大，隨漂移區的注入劑量的增大先增大後減小;開態耐壓隨著漂移區注入劑量的增大而降低，但是在一定範圍內漂移區長度對其影響較小。總體上，pLDMOS的關態耐壓
、開態耐壓都在160V以上

，完全能夠滿足8～-100V工作電壓(108V耐壓)的要求。 圖4 (b)為nLDMOS在漂移區注入劑量Nd=4e11cm-2時關態耐壓

、開態耐壓與漂移區長度Ld(μm)的關係，以及在漂移區長度Ld=15μm情況下關態耐壓

、開態耐壓與漂移區注入劑量Nd(cm-2)的關係。其他參數為：p型體區注入劑量5e13 cm-2
，Psink注入劑量3e15 cm-2，N-buffer注入劑量1e13cm-2，溝道長度3μm
，柵極場板3.5μm。相對於pLDMOS
，漂移區注入劑量和漂移區長度對於開態耐壓、關態耐壓的影響不大。同時關態耐壓都能維持在180V以上，但是開態耐壓卻隻有90～120V，不能滿足8～100V工作電壓(108V耐壓)的要求。nLDMOS開態耐壓問題成為電路、器件設計的關鍵。
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針對nLDMOS器件開態耐壓低的問題，有針對性地仿真了溝道長度、多晶矽柵場板長度及體區濃度對開態耐壓的影響。圖5(a)為nLDMOS的關態耐壓
、開態耐壓及閾值與溝道長度(Lch)deguanxi。keyikanchugoudaochangduduiqijiandekaitainaiyaheguantainaiyayingxianghenxiao。yuzhisuizhegoudaochangdudezengjiaerzengjia，zheshiyouyucaiyonghengxiangshuangkuosanxingchenggoudao，suoyisuizhegoudaochangduzengjia，p型體區的濃度越來越大，閾值也就越來越大。圖5(b)為nLDMOS的關態耐壓、開態耐壓及閾值與多晶矽柵極場板長度(LPgate)的(de)關(guan)係(xi)。在(zai)柵(zha)極(ji)場(chang)板(ban)較(jiao)長(chang)時(shi)，其(qi)對(dui)閾(yu)值(zhi)和(he)關(guan)態(tai)耐(nai)壓(ya)影(ying)響(xiang)很(hen)小(xiao)，當(dang)柵(zha)極(ji)場(chang)板(ban)縮(suo)短(duan)到(dao)多(duo)晶(jing)矽(gui)柵(zha)不(bu)能(neng)覆(fu)蓋(gai)溝(gou)道(dao)時(shi)
，器(qi)件(jian)的(de)開(kai)態(tai)耐(nai)壓(ya)大(da)幅(fu)增(zeng)加(jia)。這(zhe)時(shi)閾(yu)值(zhi)也(ye)迅(xun)速(su)增(zeng)加(jia)。雖(sui)然(ran)多(duo)晶(jing)矽(gui)柵(zha)不(bu)能(neng)完(wan)全(quan)覆(fu)蓋(gai)溝(gou)道(dao)
，但(dan)是(shi)由(you)於(yu)開(kai)態(tai)時(shi)nLDMOSdezhaloudianyachahenda，suoyirengrannenggouzaibiaomianxingchengfanxingcenggoudao。yinci，dafujianduanzhajichangbannengyouxiaotigaoqijiandekaitainaiya
，danshitongshiyedailaileqijianbunengyouxiaokaiqidewenti。tu5(c)為nLDMOS的關態耐壓

、開態耐壓及閾值與體區注入劑量(Pbody)的(de)關(guan)係(xi)。可(ke)以(yi)看(kan)出(chu)增(zeng)加(jia)體(ti)區(qu)的(de)注(zhu)入(ru)劑(ji)量(liang)對(dui)器(qi)件(jian)的(de)耐(nai)壓(ya)影(ying)響(xiang)很(hen)小(xiao)。但(dan)是(shi)隨(sui)著(zhe)注(zhu)入(ru)劑(ji)量(liang)的(de)增(zeng)加(jia)
，體(ti)區(qu)濃(nong)度(du)增(zeng)加(jia)
，所(suo)以(yi)閾(yu)值(zhi)就(jiu)增(zeng)加(jia)，同(tong)時(shi)器(qi)件(jian)的(de)開(kai)態(tai)耐(nai)壓(ya)也(ye)隨(sui)之(zhi)增(zeng)加(jia)。當(dang)體(ti)區(qu)注(zhu)入(ru)劑(ji)量(liang)達(da)到(dao)5e14cm-2時
，閾值增加緩慢，開態耐壓卻大幅增加
，所以隻能通過閾值上的犧牲來改善nLDMOS的開態擊穿耐壓。 通過以上分析，發現提高nLDMOS的(de)開(kai)態(tai)擊(ji)穿(chuan)電(dian)壓(ya)最(zui)有(you)效(xiao)的(de)方(fang)法(fa)是(shi)縮(suo)短(duan)柵(zha)極(ji)場(chang)板(ban)和(he)提(ti)高(gao)體(ti)區(qu)注(zhu)入(ru)劑(ji)量(liang)。這(zhe)二(er)種(zhong)方(fang)法(fa)的(de)實(shi)質(zhi)提(ti)高(gao)導(dao)通(tong)阻(zu)抗(kang)或(huo)降(jiang)低(di)電(dian)流(liu)能(neng)力(li)。但(dan)是(shi)對(dui)於(yu)普(pu)通(tong)應(ying)用(yong)的(de)nLDMOS

，電流能力本身就比pLDMOS有優勢。當應用到負電源電平位移電路中時，厚柵氧高柵源電壓使得nLDMOS的電流能力更加突出，但是同時也導致了開態耐壓的降低。所以提高nLDMOS開態擊穿電壓就必須降低其電流能力。如圖6所示

，在nLD-MOS正常工作時，源端的電壓為-100V，此時飽和電流相差0.05mA/μm。 在縮短柵極場板到1μm，提高體區注入劑量到5e14 cm-2的情況下
，在得到nLDMOS的閾值電壓為24V，關態擊穿電壓215V
，開態擊穿電壓140V，能夠滿足-100V電壓的應用要求。

3 結束語

基於此電路結構設計了滿足電路應用需求的高壓器件。並對高壓LDMOS進行了優化設計
，尤其是高壓nLDMOS的開態耐壓。得到高壓nLDMOS的關態擊穿電壓215V，開態擊穿電壓140V，閾值電壓24V;高壓pLDMOS的關態擊穿電壓200V，開態擊穿電壓160V，閾值電壓-1V。