Rs觸發器與鎖存器在數據鎖存的方式上有所區別，rs觸發器是在時鍾的沿進行數據的鎖存的，而鎖存器是用電平使能來鎖存數據的。所以rs觸發器的Q輸出端在每一個時鍾沿都會被更新
，而鎖存器隻能在使能電平有效器件才會被更新。

需要注意的是，在一些教科書當中
，rs觸發器實際是鎖存器。在FPGA設計中建議如果不是必須那麼應該盡量使用rs觸發器而不是鎖存器。鍾控D觸發器其實就是D鎖存器，邊沿D觸發器才是真正的D觸發器，鍾控D觸發器在使能情況下輸出隨輸入變化，邊沿rs觸發器隻有在邊沿跳變的情況下輸出才變化。兩個D鎖存器可以構成一個D觸發器，歸根到底還是dff是邊沿觸發的，而latch是電平觸發的。鎖存器的輸出對輸入透明的，輸入是什麼，輸出就是什麼，這就是鎖存器不穩定的原因，而rs觸發器是由兩個鎖存器構成的一個主從rs觸發器，輸出對輸入是不透明的，必須在時鍾的上升/下降沿才會將輸入體現到輸出，所以能夠消除輸入的毛刺信號。

rs觸發器與鎖存器的比較：

1、latch由電平觸發，非同步控製。在使能信號有效時latch相當於通路，在使能信號無效時latch保持輸出狀態。DFF由時鍾沿觸發，同步控製。

2、latch對輸入電平敏感
，受布線延遲影響較大，很難保證輸出沒有毛刺產生；DFF則不易產生毛刺。

3、如果使用門電路來搭建latch和DFF，則latch消耗的門資源比DFF要少，這是latch比DFF優越的地方。所以，在ASIC中使用latch的集成度比DFF高
，但在FPGA中正好相反，因為FPGA中沒有標準的latch單元
，但有DFF單元，一個LATCH需要多個LE才能實現。latch是電平觸發
，相當於有一個使能端
，且在激活之後（在使能電平的時候）相當於導線了
，隨輸出而變化。在非使能狀態下是保持原來的信號，這就可以看出和flip-flop的差別

，其實很多時候latch是不能代替ff的。

4、latch將靜態時序分析變得極為複雜。

5

、目前latch隻在極高端電的路中使用，如intel的P4等CPU。FPGA中有latch單元，寄存器單元就可以配置成latch單元
，在xilinxv2p的手冊將該單元成為register/latch單元，附件是xilinx半個slice的結構圖。

一般的設計規則是：在絕大多數設計中避免產生latch。它會讓您設計的時序無效，並且它的隱蔽性很強，非老手不能查出。latch最大的危害在於不能過濾毛刺。這對於下一級電路是極其危險的。所以

，隻要能用Drs觸發器的地方，就不用latch。

有些地方沒有時鍾，也隻能用latch了。比如現在用一個clk接到latch的使能端（假設是高電平使能），這樣需要的setup時間，就是數據在時鍾的下降沿之前需要的時間，但是如果是一個DFF，那麼setup時間就是在時鍾的上升沿需要的時間。這就說明如果數據晚於控製信號的情況下，隻能用latch，這種情況就是
，前麵所提到的latchtimingborrow。基本上相當於借了一個高電平時間。也就是說
，latch借的時間也是有限的。

對latch進行STA的分析其實也是可以，但是要對工具相當熟悉才行。不過很容易出錯。當前PrimeTime，是支持進行latch分析的。現在一些綜合工具內置的STA分析功能也支持，比如RTLcompiler，DesignCompiler.除了ASIC裏可以節省資源以外。latch在同步設計裏出現的可能還是挺小的
，現在處理過程中大都放在ff裏打一下。

本篇文章主要對rschufaqiyusuocunqizhijiandequfenjinxinglepoweixizhidejiangjie。xiangxinzaikanguobenpianwenzhangzhihou，ciqianduiliangzhongqubieyousuokunhuodepengyouyidingnenggoujudehuorankailang
，xiwangdajiazaiyueduguobenpianwenzhangzhihou，nenggouxishouqizhongdezhishi。

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