漏電流和寄生電容引起的DRAM故障識別
發布時間：2020-04-08 責任編輯：lina
【導讀】從20nm技術節點開始，漏電流一直都是動態隨機存取存儲器(DRAM)設計中引起器件故障的主要原因。即使底層器件未出現明顯的結構異常，DRAM設計中漏電流造成的問題也會導致可靠性下降。漏電流已成為DRAM器件設計中至關重要的一個考慮因素。
從20nm技術節點開始，漏電流一直都是動態隨機存取存儲器(DRAM)設計中引起器件故障的主要原因。即使底層器件未出現明顯的結構異常，DRAM設計中漏電流造成的問題也會導致可靠性下降。漏電流已成為DRAM器件設計中至關重要的一個考慮因素。
圖1. (a) DRAM存儲單元；(b)單元晶體管中的柵誘導漏極泄漏電流 (GIDL)；(c)位線接觸 (BLC) 與存儲節點接觸 (SNC) 之間的電介質泄漏；(d) DRAM電容處的電介質泄漏。
DRAM存儲單元（圖1 (a)）在電源關閉時會丟失已存儲的數據，因此必須不斷刷新。存儲單元在數據丟失前可存儲數據的時間, 即保留時間，是DRAM的一個關鍵特性，保留時間的長短會受到漏電流的限製。
有兩種重要的漏電機製會影響DRAM的數據保留時間。第一種是單元晶體管漏電。DRAM中的單元晶體管漏電主要由於柵誘導漏極泄漏電流(GIDL)（圖1 (b)），它是由漏結處高電場效應引起的漏電流。在負柵偏置下，柵極會產生一個耗盡區（N+漏極區），該耗盡區進而在區域中產生一個增強電場，這個電場造成的能帶彎曲則導致了帶間隧穿(BTBT)。此時，在柵極移動的電子和少數載流子可以穿過隧道進入漏極，從而產生不必要的漏電流。
DRAM中的第二種漏電機製是位線接觸 (BLC) 與存儲節點接觸 (SNC) 之間的電介質泄漏（圖1 (c)）。電介質泄漏通常發生在電容內部，此時電子流過金屬和介電區域（圖1 (d)）。當電子通過電介質層從一個電極隧穿到另一個電極時，便會引起電介質泄漏。隨著工藝節點的縮小，BLC和SNC之(zhi)間(jian)的(de)距(ju)離(li)也(ye)在(zai)逐(zhu)漸(jian)縮(suo)短(duan)，因(yin)此(ci)，這(zhe)個(ge)問(wen)題(ti)正(zheng)在(zai)變(bian)得(de)愈(yu)發(fa)嚴(yan)重(zhong)。這(zhe)些(xie)結(jie)構(gou)元(yuan)件(jian)的(de)製(zhi)造(zao)工(gong)藝(yi)偏(pian)差(cha)也(ye)會(hui)對(dui)位(wei)線(xian)接(jie)觸(chu)和(he)存(cun)儲(chu)節(jie)點(dian)接(jie)觸(chu)之(zhi)間(jian)的(de)電(dian)介(jie)質(zhi)泄(xie)漏(lou)產(chan)生(sheng)負(fu)麵(mian)影(ying)響(xiang)。
虛擬製造平台SEMulator3D®可使用設計和工藝流數據來構建DRAM器件的3D模型。完成器件的“虛擬”製造之後，用戶可通過SEMulator3D查看器從任意方向觀察漏電路徑，並且可以計算推導出總的漏電值。這一功能對了解工藝變化對DRAM漏電流的影響大有幫助。SEMulator3D中的漂移/擴散求解器能提供電流-電壓 (IV) 分析，包括GIDL和結點漏電計算，以實現一體化設計技術的協同優化。用戶還可以通過改變設計結構、摻雜濃度和偏置強度，來查看漏電值的變化。
圖2. (a)在不同漏極電壓下，柵極電壓和漏極電流的變化曲線；(b)在不同柵極氧化層厚度 (+/-1nm) 下，柵極電壓和漏極電流的變化曲線。
圖2表明GIDL會隨著柵極氧化層厚度的變化而增加。柵極氧化層越薄，建模器件的柵極與漏極之間的電勢越高。
圖3. (a)和(b)帶BLC殘留和不帶BLC殘留結構中BLC和SNC之間的漏電流；(c)電壓掃描下總漏電流的變化。
圖3顯示了SEMulator3D中的電介質泄漏路徑以及位線接觸和存儲節點接觸之間的總電流差，突出了刻蝕工藝過程中BLC的製造偏差帶來的影響。如圖3 (c)所示，由於工藝偏差的影響，帶BLC殘留結構的總漏電流高於不帶BLC殘留結構的總漏電流。
圖4. (a) DRAM電容Z平麵截麵圖像及電介質泄漏路徑；(b)電容X平麵界麵圖像及電介質泄漏路徑；(c)總漏電流與偏置強度的變化曲線。
圖4所示為DRAM電容的電介質泄漏的例子。圖4 (a)和4 (b)分別是DRAM的Z平麵和X平麵截麵圖，以及在SEMulator3D器件模型中觀察到的電介質泄漏路徑在這兩個平麵上的投影。圖4 (c)顯示了位於底層 (BTM) 電極的漏電流隨著外加的偏置而變化。
圖5. (a) DRAM單元的摻雜濃度視圖，顯示了將交流信號施加到字線WL2時，字線WL2和其他節點處的電容類型（和預期位置）；(b)字線WL2和器件上其他節點之間的電容計算值。
影響DRAM性能的另一個重要因素是器件的寄生電容。DRAM開發期間應進行交流(AC)分析，因為位線耦合會導致寫恢複時間(tWR)延(yan)遲(chi)，並(bing)產(chan)生(sheng)其(qi)他(ta)性(xing)能(neng)故(gu)障(zhang)。由(you)於(yu)摻(chan)雜(za)的(de)多(duo)晶(jing)矽(gui)不(bu)僅(jin)用(yong)於(yu)晶(jing)體(ti)管(guan)柵(zha)極(ji)，還(hai)用(yong)於(yu)位(wei)線(xian)接(jie)觸(chu)和(he)存(cun)儲(chu)節(jie)點(dian)接(jie)觸(chu)，這(zhe)會(hui)導(dao)致(zhi)多(duo)個(ge)潛(qian)在(zai)的(de)寄(ji)生(sheng)電(dian)容(rong)產(chan)生(sheng)（見圖5 (a)），所以必須對整個器件進行電容測量。SEMulator3D內置AC分析功能，可測量複雜的模擬3D結構的寄生電容值。例如，通過模擬將交流小信號施加到字線WL2，SEMulator3D可以獲取全新設計的DRAM結構中字線WL2與其它所有節點之間的電容值，以及它們隨著電壓變化而變化的曲線（圖5 (b)）。
總而言之，多種來源的漏電流和寄生電容會引起DRAM的故障。在DRAM開(kai)發(fa)期(qi)間(jian)，工(gong)程(cheng)師(shi)需(xu)仔(zai)細(xi)評(ping)估(gu)這(zhe)些(xie)故(gu)障(zhang)模(mo)式(shi)，當(dang)然(ran)也(ye)應(ying)該(gai)考(kao)慮(lv)工(gong)藝(yi)變(bian)化(hua)對(dui)漏(lou)電(dian)流(liu)和(he)寄(ji)生(sheng)電(dian)容(rong)的(de)影(ying)響(xiang)。通(tong)過(guo)使(shi)用(yong)預(yu)期(qi)工(gong)藝(yi)流(liu)程(cheng)和(he)工(gong)藝(yi)變(bian)化(hua)來(lai)“虛擬”構建3D器件，然後分析不同工藝條件下的寄生和晶體管效應，可以簡化DRAM的下一代尋徑過程。SEMulator3D集成了3D工藝模型、R/C分析和器件分析功能，可以快速地驗證DRAM器件結構在不同工藝假設下是否容易發生漏電流或寄生電容故障。
Reference
1. M. T. Bohr, “Nanotechnology Goals and Challenges for Electronic Applications,” IEEE Trans. on Nanotechnology, 1, 1, 56-62 (2002)
2. J. H. Chen, S. C. Wong, Y. H. Wang, “An analytical three terminal Band-to-Band tunneling model on GIDL in MOSFET,” IEEE Trans. on Electron devices, 48, 1400-1405 (2001)
(來源：電子創新網，作者：Tae Yeon Oh, 泛林集團半導體工藝及整合高級工程師）
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