硬件設計

圖1所示是該圖像采集係統的電路結構框圖。由圖1可見
，該圖像采集係統主要由OV6630圖像傳感芯片
、CPLD控製模塊
、SRAM數據存儲器、FLASH程序存儲器、DSP信號處理器等幾部分組成。其圖像采集芯片用美國Omni Vision公司開發的彩色CMOS圖像傳感器OV6630，該芯片與傳統的CCD傳感器相比，其最明顯的優勢是集成度高，功耗小
，生產成本低
，容易與其它芯片整合。該芯片將CMOS光感應核與外圍支持電路集成在一起。由於其運用了專有的傳感器技術
，因而能夠消除普通的光電幹擾。該芯片的像素陣列為352×288，即101376像素
，還有4行、4列可供選擇。圖像數據的輸出有多種格式(YCrCb4：2：2，GRB4：2：2和RGB原始數據輸出格式)

，本係統選用8通道Y輸出RGB原始數據輸出格式，以及逐行掃描的工作方式。其輸出格式為：

奇數掃描行BGBG……

偶數掃描行GRGR……

 
圖1：圖像采集係統結構框圖

根據人眼對彩色響應帶寬不高的大麵積著色特點，每個象素沒有必要同時輸出3種顏色。因此，數據采樣時，奇數掃描行的第1，2，3
，4，…象素分別采樣和輸出B，G，B
，G，…數據；偶數掃描行的第1，2，3，4，…象素分別采樣和輸出G，R

，G，R，…數據。在實際處理時
，每個象素的R，G
，B信(xin)號(hao)由(you)象(xiang)素(su)本(ben)身(shen)輸(shu)出(chu)的(de)某(mou)一(yi)種(zhong)顏(yan)色(se)信(xin)號(hao)和(he)相(xiang)鄰(lin)象(xiang)素(su)輸(shu)出(chu)的(de)其(qi)他(ta)顏(yan)色(se)信(xin)號(hao)構(gou)成(cheng)。這(zhe)種(zhong)采(cai)樣(yang)方(fang)式(shi)在(zai)基(ji)本(ben)不(bu)降(jiang)低(di)圖(tu)像(xiang)質(zhi)量(liang)的(de)同(tong)時(shi)，可(ke)以(yi)將(jiang)采(cai)樣(yang)頻(pin)率(lv)降(jiang)低(di)60％以上。

係統中的核心處理芯片選用TI公司的加強型定點DSP芯片TMS320VC5410A，該DSP的工作頻率可達160 MHz，內部有64KBRAM空間可以靈活的映射為數據或程序存儲空間。由於DSP的內部存儲空間有限
，所以
，本設計在外部擴展了一大小為1 MB的SRAM數據存儲器CY7C1021和256 K的FLASH程序存儲器SST39VF400A。控製芯片CPLD選用Altera公司的MAX7000係列芯片EPM7128SLC84-15。該芯片包含84個I／O管腳、128個宏單元，每16個宏單元可組成一個邏輯陣列塊，工作電壓為5.0 V。該芯片在係統中處於總體時序控製地位，既用於給圖像傳感器芯片提供控製信號。也用於SRAM和FLASH的片選和讀寫控製，同時還負責LCD的顯示控製。

軟件設計

當dang係xi統tong配pei置zhi完wan畢bi以yi後hou，便bian可ke以yi進jin行xing圖tu像xiang數shu據ju的de采cai集ji與yu處chu理li。在zai采cai集ji圖tu像xiang的de過guo程cheng中zhong，最zui主zhu要yao的de工gong作zuo是shi判pan別bie一yi幀zhen圖tu像xiang數shu據ju的de開kai始shi和he結jie束shu的de時shi刻ke。在zai仔zai細xi研yan究jiu了leOV6630輸出的同步信號(VSYNC是垂直同步信號、HREF是水平同步信號、PCLK是輸出數據同步信號)的基礎上。筆者用VHDL語言實現了采集過程起始點的精確控製。圖2所示為圖像采集期間三個同步信號與數據信號的時序關係圖。

圖2中

，每一個幀同步信號VSYNC周期包含288個水平同步信號HREF脈衝
，而每一個HREF周期包含352個PCLK時鍾脈衝，每一個PCLK時鍾可輸出一個RGB像素的視頻數據。

 
圖2：圖像采集時序圖

通過監測係統中的垂直同步信號VSYNC的變化，即可得知新的一幀圖像是否開始，一幀圖像開始後，僅當HREF為高且PCLK輸出下降沿時，才能輸出一個有效的像素值。VSYNC的上升沿表示一幀新的圖像的到來，下降沿則表示一幀圖像數據采集開始(CMOS圖像傳感器是按列采集圖像的)。HREF是水平同步信號，其上升沿表示一列圖像數據的開始。PCLK是輸出數據同步信號。隻有當HREF為高電平時，才能開始有效的采集數據
，PCLK下降沿的到來表明數據的產生
，PCLK每出現一個下降沿可傳輸一位數據。HREF為高電平期間，共可傳輸352位數據。在一幀圖像中，即VSYNC為低電平期間，HREF將出現288次高電平。而當下一個VSYNC信號的上升沿到來時，即表明分辨率為352×288的圖像采集過程的結束。

CPLD控製的實現過程首先是按順序檢測VSYNC和CHSYNC信號是否有效

，要注意防止毛刺信號的幹擾。毛刺信號時間很短，設計時可采用設標誌位的方法，即當檢測到信號的有效沿後(對於VSYNC是上升沿，而對於CHSYNC是下降沿)
，可在等待一定時間後再次檢測信號，看其是否仍然有效
，如果有效，則說明信號是正確的。

係統中的像素數據是按PCLK時鍾輸出的，所以
，可用來存儲圖像的SRAM使能信號CE。另外，其讀寫信號也是由CPLD產生的。讀信號RE隻要在CPLD寫操作中置“1”即可。由於在數據輸出時，PCLK的上升沿信號比較穩定

，而RAM可在WR上升沿將數據寫入，因此，可以在HREF有效後(HREF=1)采用PCLK作為寫信號RW。

由於圖像像素點的個數已知，即數據個數已知，故在計數完畢後
，CPLD將發出計數完畢信號。而DSP在接收到中止信號後，即可開始讀取RAM中的數據

，並對數據進行壓縮和相應的處理，然後把數據放到LCD液晶屏的數據總線
，最後將采集到的圖像在液晶屏上顯示出來。圖3為圖像采集係統的軟件流程圖。

 
圖3：圖像采集係統軟件流程圖

結束語

本係統采用DSP和CPLD的(de)綜(zong)合(he)方(fang)案(an)來(lai)將(jiang)圖(tu)像(xiang)的(de)采(cai)集(ji)和(he)數(shu)據(ju)的(de)處(chu)理(li)分(fen)而(er)治(zhi)之(zhi)。實(shi)驗(yan)結(jie)果(guo)表(biao)明(ming)，該(gai)係(xi)統(tong)圖(tu)像(xiang)清(qing)晰(xi)
，且(qie)能(neng)滿(man)足(zu)實(shi)時(shi)顯(xian)示(shi)的(de)要(yao)求(qiu)，可(ke)廣(guang)泛(fan)應(ying)用(yong)在(zai)網(wang)絡(luo)視(shi)頻(pin)和(he)工(gong)業(ye)自(zi)動(dong)監(jian)測(ce)等(deng)方(fang)麵(mian)。