中心議題：

• VCO和VCO推壓
• 電源調製的頻譜分析儀曲線圖
  
• LDO濾波
  
• 電荷泵和濾波器
  

鎖相環（PLL）是現代通信係統的基本構建模塊PLLs通常用在無線電接收機或發射機中，主要提供"本振"（LO）功能；也可用於時鍾信號分配和降噪
，而且越來越多地用作高采樣速率模數或數模轉換的時鍾源。由於每一代PLL的噪聲性能都在改善

，因此電源噪聲的影響變得越來越明顯
，某些情況下甚至可限製噪聲性能。本文討論圖1所示的基本PLL方案，並考察每個構建模塊的電源管理要求。

圖1.顯示各種電源管理要求的基本鎖相環

PLL中
，反饋控製環路驅動電壓控製振蕩器（VCO）


，使振蕩器頻率（或相位）精確跟蹤所施加基準頻率的倍數。許多優秀的參考文獻 （例如Best的鎖相環1），解釋了PLL的數學分析；ADI的ADIsimPLL?等仿真工具則對了解環路傳遞函數和計算很有幫助。下麵讓我們依次考察一下PLL構建模塊。

VCO和VCO推壓

電壓控製振蕩器將來自鑒相器的誤差電壓轉換成輸出頻率。器件"增益"定義為KVCO,通常以MHz/V表示。電壓控製可變電容二極管（變容二極管） 常用於調節VCO內的頻率。VCO的增益通常足以提供充分的頻率覆蓋範圍
，但仍不足以降低相位噪聲

，因為任何變容二極管噪聲都會被放大KVCO倍，進而增加輸出相位噪聲。

多頻段集成VCO的出現
，例如用於頻率合成器ADF4350的集成VCO,可避免在KVCO與頻率覆蓋範圍間進行取舍，使PLL設計人員可以使用包含數個中等增益VCO的IC以及智能頻段切換程序，根據已編程的輸出頻率選擇適當的頻段。這種頻段分割提供了寬廣的總體範圍和較低噪聲。

除了需要從輸入電壓變化轉換至輸出頻率變化（KVCO）外，電源波動也會給輸出頻率變化帶來幹擾成分。VCO對電源波動的靈敏度定義為VCO 推壓（Kpushing），通常是所需KVCO.的一小部分。例如，Kpushing通常是KVCO的5%至20%.因此，對於高增益VCO,推壓效應增大，VCO電源的噪聲貢獻就更加舉足輕重。

VCO推壓的測量方法如下：向VTUNE引腳施加直流調諧電壓，改變電源電壓並測量頻率變化。推壓係數是頻率變化與電壓變化之比，如表1所示
，使用的是ADF4350 PLL.

表1. ADF4350 VCO推壓測

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另一種方法：將低頻方波直流耦合至電源內
，同時觀察VCO頻譜任一側上的頻移鍵控 （FSK）調製峰值（圖2）。峰值間頻率偏差除以方波幅度
，便得出VCO推壓係數。該測量方法比靜態直流測試更精確
，因為消除了與直流輸入電壓變化相關的任何熱效應。圖2顯示ADF4350 VCO輸出在3.3 GHz、對標稱3.3 V電源施加10 kHz
、0.6 V p-p方波時的頻譜分析儀曲線圖。對於1.62 MHz/0.6 V或2.7 MHz/V的推壓係數
，最終偏差為3326.51 MHz – 3324.89 MHz = 1.62 MHz.該結果可與表1中的靜態測量 2.3 MHz/V比較。

圖2.ADF4350 VCO通過10kHz、0.6v p-p方波響應

電源調製的頻譜分析儀曲線圖

在PLL係統中，較高的VCO推壓意味著VCO電源噪聲的增加倍數更大。為盡可能降低對VCO相位噪聲的影響，需要低噪聲電源。

ADP3334調節器的集成均方根噪聲為27 μV（40多年來，從10 Hz至100 kHz）。該結果可與ADF4350評估板上使用的LDO ADP150的9 μV比較。圖3中可以看出已測量PLL相位噪聲頻譜密度的差異。測量使用4.4 GHz VCO頻率進行

，其中VCO推壓為最大值（表1），因此屬於最差情況結果。ADP150調節器噪聲足夠低，因此對 VCO噪聲的貢獻可以忽略不計，使用兩節（假定"無噪聲"）AA電池重複測量可確認這一點。

圖3.使用ADP3334和ADP150LDO對（AA電池）供電時ADF4350在4.4GHz下的相位噪聲比較

圖3強調了低噪聲電源對於ADF4350的重要性，但對電源或 LDO的噪聲該如何要求呢？

與VCO噪聲類似，LDO的相位噪聲貢獻可以看成加性成分LDO（t）， 如圖4所示。再次使用VCO超額相位表達式得到：

或者在頻域中為：

其中vLDO（f）是LDO的電壓噪聲頻譜密度。
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1 Hz帶寬內的單邊帶電源頻譜密度SΦ（f）由下式得出：

以dB表示時，用於計算電源噪聲引起的相位噪聲貢獻的公式如下：

其中 L（LDO）是失調為f時
，調節器對VCO相位噪聲（以dBc/Hz表示）的噪聲貢獻； f; Kpushing是VCO推壓係數，以Hz/V表示；vLDO（f）是給定頻率偏移下的噪聲頻譜密度，以V/√Hz表示。

圖4.小信號加性vco電源噪聲模型

在自由模式VCO中，總噪聲為 LLDO值加VCO噪聲。以dB表示則為：

例如，試考慮推壓係數為10 MHz/V、在100 kHz偏移下測得相位噪聲為–116 dBc/Hz的VCO:要在100 kHz下不降低VCO噪聲性能，所需的電源噪聲頻譜密度是多少
？電源噪聲和VCO噪聲作為方和根添加
，因此電源噪聲應比VCO噪聲至少低6 dB,以便將噪聲貢獻降至最低。所以LLDO應小於–122 dBc/Hz.使用公式1,

求解vLDO（f），

在100 kHz偏移下，vLDO（f） = 11.2 nV/√

給定偏移下的LDO噪聲頻譜密度通常可通過LDO數據手冊的典型性能曲線讀取。

當VCO連接在負反饋PLL內時，LDO噪聲以類似於VCO噪聲的方式通過PLL環路濾波器進行高通濾波。因此，上述公式僅適用於大於PLL環路帶寬的頻率偏移。在PLL環路帶寬內，PLL可成功跟蹤並濾 LDO噪聲，從而降低其噪聲貢獻。

LDO濾波

要改善LDO噪聲

，通常有兩種選擇：使用具有更少噪聲的LDO,或者對LDO輸出進行後置濾波。當無濾波器的噪聲要求超過經濟型LDO的能力時，濾波選項可能是不錯的選擇。簡單的LC π 濾波器通常足以將帶外LDO噪聲降低20 dB（圖5）。

圖5.用於衰減LDO噪聲的LCπ濾波器

選擇器件時需要非常小心。典型電感為微亨利範圍內（使用鐵氧體磁芯），因此需要考慮電感數據手冊中指定的飽和電流（ISAT）
， 作為電感下降10%時的直流電平。VCO消耗的電流應小於ISAT. 有效串聯電阻（ESR） 也是一個問題，因為它會造成濾波器兩端的IR壓降。對於消耗300 mA直流電流的微波VCO,需要ESR小於0.33Ω的電感
，以產生小於100 mV的IR壓降。較低的非零ESR還可抑製濾波器響應並改善LDO穩定性。為此，選擇具有極低寄生ESR的電容並添加專用串聯電阻可能較為實際。
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電荷泵和濾波器

電荷泵將鑒相器誤差電壓轉換為電流脈衝
，並通過PLL環路濾波器進行積分和平滑處理。電荷泵通常可在最多低於其電源電壓（VP）0.5 V的電壓下工作。例如，如果最大電荷泵電源為5.5 V,那麼電荷泵隻能在最高5 V輸出電壓下工作。如果VCO需要更高的調諧電壓，則通常需要有源濾波器。有關實際PLL的有用信息和參考設計，請參見電路筆記CN-0174,5,處理高壓的方式請參見利用高壓VCO設計高性能鎖相環
，"6該文章發表於模擬對話第43卷第4期（2009）。有源濾波器的替代方案是使用PLL和針對更高電壓設計的電荷泵，例如ADF4150HV ADF4150HV可使用高達30 V的電荷泵電壓工作，從而在許多情況中省去了有源濾波器。

電荷泵的低功耗使其看似頗具吸引力，可使用升壓轉換器從較低的電源電壓產生高電荷泵電壓，然而與此類DC-DC轉換器相關的開關頻率紋波可能在VCO的輸出端產生幹擾雜散音。高PLL雜散可能造成發射機發射屏蔽測試失敗，或者降低接收機係統內的靈敏度和帶外阻塞性能。為幫助指導轉換器紋波的規格，使用圖6的測量設置針對各種PLL環路帶寬獲得全麵電源抑製曲線圖與頻率的關係。

圖6.測量電荷泵電源抑製的設置

17.4 mV （–22 dBm）的紋波信號經交流耦合至電源電壓，並在頻率範圍內進行掃描。在每一頻率下測量雜散水平
，並根據–22dBm輸入與雜散輸出電平間的差異（以dB表示）計算PSR.留在適當位置的0.1 μF和1 nF電荷泵電源去耦電容為耦合信號提供一定衰減，因此發生器處的信號電平增加
，直至在各頻率點下引腳上直接測得17.4 mV.結果如圖7所示。

圖7.ADF4150HF電荷泵電源抑製曲線圖

在PLL環路帶寬內，隨著頻率增加，電源抑製最初變差。隨著頻率接近PLL環路帶寬，紋波頻率以類似於基準噪聲的方式衰減，PSR改善。該曲線圖顯示，需要具有較高開關頻率（理想情況下大於1 MHz）的升壓轉換器，以便盡可能降低開關雜散。另外，PLL環路帶寬應盡可能降至最低。

1.3 MHz時， ADP1613就是一款合適的升壓轉換器。如果將PLL環路帶寬設置為10 kHz,PSR可能達到大約90 dB;環路帶寬為80 kHz時，PSR為50 dB.首先解決PLL雜散水平要求後，可以回頭決定升壓轉換器輸出所需的紋波電平。例如，如果PLL需要小於–80 dBm的雜散，且PSR為50 dB,則電荷泵電源輸入端的紋波功率需小–30 dBm,即20 mV p-p.如果在電荷泵電源引腳附近放置足夠的去耦電容
，上述水平的紋波電壓可使用紋波濾波器輕鬆實現。例如，100 nF去耦電容在1.3MHz時可提供20 dB以上的紋波衰減。應小心使用具有適當電壓額定值的電容；例如
，如果升壓轉換器產生18 V電源，應使用具有20V或更高額定值的電容。
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使用基於Excel的設計工具ADP161x.可以簡化升壓轉換器和紋波濾波器的設計。圖8顯示用於5 V輸入至20 V輸出設計的用戶輸入。為將轉換器級輸出端的電壓紋波降至最低，該設計選擇噪聲濾波器選項，並將VOUT紋波場設定為最小值。高壓電荷泵的功耗為2 mA（最大值）
，因此OUT 為10 mA以提供裕量。該設計使用20 kHz的PLL環路帶寬，通過ADF4150HV評估板進行測試。根據圖7,可能獲得約70dB的PSR.由於PSR極佳，此設置未在VCO輸出端呈現明顯的開關雜散（< –110 dBm），即使是在省去噪聲濾波器時。

圖8.ADP1613升壓轉換器EXCEL設計工具

作為最終實驗，將高壓電荷泵的PSR與有源濾波器（目前用於產生高VCO調諧電壓的最常見拓撲結構）進行比較。為執行測量，使用無源環路濾波器將幅度為1 V p-p的交流信號注入ADF4150HV的電荷泵電源（VP）與圖6的測量設置相同。後以有源濾波器代替相等帶寬的無源濾波器，重複相同的測量。所用的有源濾波器為CPA_PPFFBP1型
，如ADIsimPLL所述（圖9）。

圖9.ADlsimPLL中CPA_PPFFBP1濾波器設計的屏幕視圖。

為提供公平的比較，電荷泵和運算放大器電源引腳上的去耦相同，即10 μF
、10 nF和10 pF電容並聯。測量結果顯示於圖10中：與有源濾波器相比，高壓電荷泵的開關雜散水平降低了40 dB至45 dB.liyonggaoyadianhebenggaishandezasanshuipingbufenkejieshiweitongguoyouyuanlvboqikandaodehuanlulvboqishuaijiangengxiao，qizhongzhurudewenbozaidiyijidianzhihou
，erzaiwuyuanlvboqizhongzhurudewenboweiyushuruduan

圖10.有源環路濾波器與高壓無源濾波器的電源紋波電平

最後一點：圖1所示的第三電源電軌（分壓器電源
，AVDD/DVDD-與VCO和電荷泵電源相比具有較寬鬆的電源要求，因為PLL（AVDD）的RF部分通常是具有穩定帶隙參考偏置電壓的雙極性ECL邏輯級，所以相對不受電源影響。另外，數字CMOS模塊本質上對電源噪聲具有更強的抵抗力。因此，建議選擇（DVDD）能夠滿足此電軌電壓和電流要求的中等性能LDO,並在所有電源引腳附近充分去耦；通常100 nF和10 pF並聯就夠了。

結束語

以上已討論主要PLL模塊的電源管理要求
，並針對VCO和電荷泵電源推算出規格。了解電源噪聲和紋波對PLL性能的影響後，設計人員可以回頭推算電源管理模塊的規格
，進而實現性能最佳的PLL設計。