時鍾生成器件包含抖動衰減功能、內部VCO以及各種輸出和很多同步管理功能，現已問世，它能解決這個係統問題。然而，在很多實際應用中
， 數據轉換器陣列所需的大量時鍾已經超出了單個IC元件所能提供的極限。設計人員試圖連接多個時鍾生成和時鍾分配元件，創建豐富的時鍾樹。

 

本文將提供一個關於如何構建靈活可編程時鍾擴展網絡的真實案例， 它不僅具有出色的相位噪聲/抖動性能，還可將所需的同步信息從時鍾樹的第一個器件傳遞至最後一個器件， 同時提供確定性控製。

 

 

無線通信係統從3G到4G和LTE(以及5G

，目前正在規範討論階段)deyanjinshituidonggaosushujuzhuanhuanhetongbudeguanjianjishuyinsu。zaifengwojizhanyingyongzhong，duozhongyinsugongtongzuoyong，tigaoleshujudaikuanyaoqiu。zhuyaodeyinsushi，dingyueshuliangdezengjiadaozhiduigengweifengfudeduomeitineirongdexuqiu，yijiduiyushiyongquanqiufengwojichusheshidejiqijiantongxindexinyingyongxuqiu。qijieguoshi，shejirenyuanxunqiuquanxindechuangxinxingRF收發器架構，這種架構具有更高的通道數， 使用諸如有源天線設計、大規模MIMO 和高級波束成形等技術。

 

具有大量輸入和輸出的係統利用多條傳輸路徑，需要大量的ADC和DAC元件。數據轉換要求擴大後， 采樣時鍾生成和同步就成了很大的設計挑戰。在複雜係統中，所需的時鍾信號數量可以輕鬆從幾個增加到上百個，如圖1所示。

 

JESD204B標準定義了串行數據接口，可用來減少寬帶數據轉換器和其它係統IC之間的數據輸入/輸出數量。數據I/O數量的下降解決了高速、高位數數據轉換器的互連問題。以更少的互連提供寬帶數據轉換器的能力簡化了PCB布(bu)局(ju)布(bu)線(xian)
，實(shi)現(xian)了(le)更(geng)小(xiao)的(de)尺(chi)寸(cun)，卻(que)不(bu)降(jiang)低(di)整(zheng)體(ti)係(xi)統(tong)性(xing)能(neng)。這(zhe)些(xie)改(gai)進(jin)對(dui)於(yu)克(ke)服(fu)大(da)部(bu)分(fen)應(ying)用(yong)中(zhong)的(de)係(xi)統(tong)尺(chi)寸(cun)和(he)成(cheng)本(ben)限(xian)製(zhi)非(fei)常(chang)重(zhong)要(yao)
，包(bao)括(kuo)無(wu)線(xian)基(ji)礎(chu)設(she)施(shi)、便攜式儀器儀表、軍事應用和醫療超聲設備。

 

圖1：帶時鍾樹的數據轉換器係統

 

 

在含有大型數據轉換器陣列的複雜係統中，處理更大的數據量要求從天線到處理單元具有高SNR(信噪比)。從時鍾角度來講，SNR受限於采樣時鍾的相位噪聲。較差的相位噪聲性能會造成抖動並增加EVM(誤差矢量幅度)， 從而嚴重降低SNR，影響係統性能。一般而言，時鍾信號質量用抖動來表示，其定義為目標帶寬內的相位噪聲積分。

 

通常，相位噪聲積分限值為幾十kHz到幾十MHz。然而，寬帶噪聲同樣很重要
，因為較高的時鍾信號噪底同樣會影響係統SNR。較差的采樣時鍾還可能含有雜散信號內容，會降低SFDR(無雜散動態範圍)。最終，考慮到占空比和上升/下降時間等參數，采樣時鍾質量不應僅在頻率域中定義， 還應在時間域中定義。

 

這些是采樣時鍾的基本係統要求。然而，在大型數據轉換器陣列中
，當不同陣列的時鍾之間需要同步時， 通道間偏斜便是一個關鍵要求。這類係統的性能取決於同步數據陣列
，因此對不同數據轉換器之間的偏斜很敏感。

 

功(gong)耗(hao)也(ye)是(shi)一(yi)個(ge)考(kao)慮(lv)因(yin)素(su)。較(jiao)高(gao)的(de)功(gong)耗(hao)降(jiang)低(di)了(le)係(xi)統(tong)效(xiao)率(lv)，使(shi)溫(wen)度(du)升(sheng)高(gao)並(bing)增(zeng)加(jia)冷(leng)卻(que)成(cheng)本(ben)和(he)引(yin)線(xian)，且(qie)增(zeng)加(jia)了(le)潛(qian)在(zai)故(gu)障(zhang)率(lv)。從(cong)商(shang)業(ye)角(jiao)度(du)出(chu)發(fa)，器(qi)件(jian)數(shu)和(he)電(dian)路(lu)板(ban)空(kong)間(jian)同(tong)樣(yang)是(shi)很(hen)重(zhong)要(yao)的(de)，應(ying)加(jia)以(yi)控(kong)製(zhi)。

 

 

如前所述
，在一個大規模係統中，單個時鍾IC通常沒有足夠的輸出來驅動所有分支。時鍾樹拓撲也許可以克服這個問題，且能同步多個器件、設備

，或多個係統。圖2給出了一個時鍾樹拓撲框圖。注意，樹形結構的每一級都有延遲成分，由固定部分和不確定部分組成。

 

這些延遲可能受外界因素的影響，比如電壓和溫度變化，以及特定器件工藝變化。這種不精確性會疊加，可能導致ADC和DACwufarenshoudeshixupiancha，ergaopinshixuyaoduiqishizhongxinhaojinxingtongbu。xiandaixitongsuoyaoqiudegaogongzuopinlvyiweizhekekedejianlihebaochishijian。suirangudingyanchikeyitongguoqitafangmianjiayibuchang

，danbuquedingxingyanchiquewufazaixitongzhongbuchang。yinci


，shejirenyuandemubiaobianshitongguomouzhongfangshikongzhibuquedingxingyanchi
，zuixiaohuashenzhiwanquanxiaochuqiyingxiang。

 

圖2：時鍾樹框圖

 

除這些限製外，樹形結構應當是靈活的，以便根據係統需要增加分支數量，並輕鬆控製它們。

 

實現時鍾對齊和通道偏斜最小化目標的常見做法是使用確定性— 也就是說，重複用於所有器件和所有上電時序。在JESD204B係統中， 需要對齊本地多幀時鍾(LMFC)

，以實現確定性延遲。接口通過子類1(SYSREF)或子類2(SYNC)定義調用發送和接收器件的LMFC複位與對齊。係統中的不確定性延遲使得在1 個LFMC周期內實現LMFC的對齊變得更為困難。因此，前文提到的帶高精度對齊功能的時鍾樹結構可以幫助係統設計人員滿足LMFC對齊要求。

 

此外，設計人員還需確保在每一個數據轉換器輸入端觀察到相對於器件時鍾而言可以接受的SYSREF信xin號hao建jian立li和he保bao持chi時shi間jian。如ru果guo設she計ji中zhong使shi用yong了le單dan時shi鍾zhong芯xin片pian，則ze滿man足zu建jian立li和he保bao持chi時shi間jian要yao求qiu直zhi接jie保bao證zheng了le具ju有you適shi當dang的de時shi序xu裕yu量liang，而er在zai基ji於yu簡jian單dan時shi鍾zhong緩huan衝chong器qi的de多duo器qi件jian時shi鍾zhong樹shu結jie構gou中zhong，控kong製zhi建jian立li和he保bao持chi時shi間jian的de難nan度du更geng大da。建jian議yi的de時shi鍾zhong樹shu結jie構gou具ju有you不bu同tong層ceng級ji之zhi間jian的de確que定ding性xing同tong步bu，有you助zhu於yu滿man足zu所suo有you層ceng級ji的de全quan部buSYSREF/器件時鍾對建立/保持時序的要求。這種時鍾樹結構可以滿足同步限製
，並在不同層級之間實現每一個數據轉換器高速器件時鍾的相位對齊。

 

 

圖3顯示了一個四級時鍾樹示例，它采用了一個主時鍾生成器件(HMC7044)和三級扇出緩衝器(HMC7043)來創建多個同步時鍾，用於采樣板。

 

使用一個HMC7044器件作為時鍾樹的根；它是一個14路輸出時鍾生成器
，抖動衰減支持JESD204B同步。HMC7043器件— 14路輸出扇出緩衝器— 用(yong)於(yu)每(mei)一(yi)級(ji)分(fen)支(zhi)。這(zhe)些(xie)器(qi)件(jian)完(wan)全(quan)兼(jian)容(rong)
，它(ta)們(men)的(de)編(bian)程(cheng)特(te)性(xing)非(fei)常(chang)相(xiang)似(si)，因(yin)而(er)可(ke)以(yi)很(hen)方(fang)便(bian)地(di)進(jin)行(xing)器(qi)件(jian)匹(pi)配(pei)以(yi)及(ji)增(zeng)加(jia)或(huo)減(jian)少(shao)時(shi)鍾(zhong)分(fen)配(pei)級(ji)，提(ti)升(sheng)了(le)係(xi)統(tong)的(de)靈(ling)活(huo)性(xing)。

 

在時鍾樹的每一級，各輸出之間也許可以實現同步。在本係統中

，HMC7044的輸出可以通過SPI命令(或者使用更精確的SYNC脈衝)進行相位對齊。該命令將複位HMC7044的通用SYSREF定時器，它控製所有時鍾的輸出分頻器。所有輸出時鍾分頻器均通過SYSREF定時器命令同步對齊。SYNC命令到SYSREF定ding時shi器qi的de延yan遲chi，以yi及ji開kai啟qi和he關guan斷duan時shi間jian之zhi間jian的de延yan遲chi非fei常chang明ming確que
，並bing提ti供gong輸shu出chu之zhi間jian具ju有you確que定ding性xing延yan遲chi的de同tong步bu。此ci外wai，可ke以yi編bian程cheng任ren意yi輸shu出chu
，生sheng成cheng確que定ding數shu量liang的de脈mai衝chong，用yong作zuo係xi統tong中zhong的deSYSREF脈衝。

 

時鍾分配器件HMC7043還含有非常相似的SYSREF定時器結構。該器件利用RFSYNC信號來實現對齊。RFSYNC脈衝將啟動與HMC7044的SYNC信號相同的過程， 並且所有輸出都將以高精度同步。同樣，輸出可以設為脈衝模式，用作SYSREF脈衝。

 

建議的時鍾樹結構基本使用SYSREF信號作為HMC7043的下一級RFSYNC信xin號hao
，同tong時shi在zai每mei一yi級ji的de輸shu出chu端duan保bao持chi相xiang位wei對dui齊qi。通tong過guo仔zai細xi的de架jia構gou設she計ji，所suo有you這zhe些xie時shi序xu信xin號hao都dou可ke以yi是shi確que定ding性xing的de，從cong而er具ju有you嚴yan格ge的de偏pian斜xie控kong製zhi。此ci外wai，每mei個ge器qi件jian都dou包bao含han一yi個ge模mo擬ni延yan遲chi結jie構gou，因yin此ci輸shu出chu之zhi間jian的de任ren何he偏pian斜xie差cha異yi或huo任ren何he線xian路lu長chang度du的de不bu相xiang等deng都dou可ke以yi在zai源yuan頭tou進jin行xing補bu償chang。

 

圖3：四級時鍾樹示例

 

對於RF係統中的複雜數據轉換器陣列而言，可能需要使用不同的頻率，因為ADC、DAC、FPGA
、本振和混頻器可能采用不同頻率的時鍾信號。HMC7044和HMC7043都集成了分頻器，可生成多種頻率的信號。另外，HMC7044具有雙PLL結構，集成VCO，無需額外元件即可生成高頻時鍾。

 

常見通信係統的額外複雜性在於，大部分RF前端元件依賴串行接口連接到發送/接收模塊，要求數據和時鍾通過數字處理器或FPGA來嵌入/消除。這個過程通常會產生幹擾基準時鍾抖動，要求在較大的RF時鍾生成和分配器件中集成抖動衰減能力，比如HMC7044。

 

 

圖4顯示了所有輸出之間的偏斜。黃線和青線信號是脈衝SYSREF信號和第4級輸出的連續時鍾信號，它們無需額外的延遲調節即可同步。藍線信號是HMC7044的連續SYSREF信號，它通過模擬延遲功能與第4級輸出同步。本例中的總偏斜低於16ps。

 

圖4：四級輸出的時間域響應

 

圖5顯示了四級時鍾樹的相位噪聲性能。時鍾發生器的相位噪聲同樣以淺藍色線表示。總相位噪聲在高達2MHz失調範圍內無下降。給定每一級的加性噪聲( 加性抖動)
， 則噪底性能不可避免地會下降，且在圖中的這一部分可以看出噪聲增加了6dB。HMC7044和HMC7043具有相同的輸出噪底(約為154dBc/Hz)，並且全部四個器件的噪聲下降至148dBc/Hz
，這對於大多數係統而言仍然可以接受。

 

2457.6MHz時，12kHz到20MHz的積分噪聲計算得到52.7fs抖動rms

， 相對於HMC7044輸出僅下降了數fs rms。在幾乎所有的實際係統中
，這種性能下降是可以忍受的；但是如果不能接受的話，那麼最終級可以用HMC7044來代替(而不是HMC7043)
，它可以衰減時鍾樹本身的一切累積抖動。

 

圖5：四級輸出的時間域響應

 

如前所述，在大量使用數據轉換器的係統中
，功耗是最關鍵的問題之一。影響這類時鍾樹功耗的一個重要因素是使用的信號類型。HMC7044和HMC7043的輸出信號模式可以通過軟件控製單獨更改，從而提供了功耗與驅動強度及頻率之間的權衡選擇。原則上，低頻時可以使用低功耗LVDS， 而高頻時使用LVPECL和CML可以實現最佳性能。

 

 

本文中的討論適用於采用分布式大型數據轉換器陣列的各種不同係統
，範圍涉及無線基礎設施、軍用雷達以及測試與測量係統。最近5G通信係統提出的更高頻率和帶寬調製方案的基礎是多RF輸入/輸出接口的當前趨勢， 需要更多的數據轉換通道。此外，在某些最新的5G架構方案中
，相位陣列天線出現的頻率很高
，它是降低功耗、提升輸出容量的一種途徑。

 

相位陣列技術廣泛用於軍事通信係統中
，這項技術不僅需要大量時鍾， 還需要對這些時鍾進行精確同步。

 

大型數據轉換器陣列的另一個重要使用場景是測試與測量係統，這類係統要求以高采樣速率捕獲大量數據、引(yin)入(ru)的(de)噪(zao)聲(sheng)盡(jin)可(ke)能(neng)低(di)，並(bing)要(yao)求(qiu)同(tong)步(bu)處(chu)理(li)。這(zhe)些(xie)係(xi)統(tong)同(tong)樣(yang)需(xu)要(yao)大(da)量(liang)的(de)同(tong)步(bu)時(shi)鍾(zhong)。類(lei)似(si)地(di)
，在(zai)高(gao)級(ji)醫(yi)療(liao)成(cheng)像(xiang)係(xi)統(tong)中(zhong)
，數(shu)據(ju)處(chu)理(li)吞(tun)吐(tu)速(su)率(lv)非(fei)常(chang)高(gao)，且(qie)要(yao)求(qiu)並(bing)行(xing)數(shu)據(ju)采(cai)集(ji)路(lu)徑(jing)能(neng)同(tong)步(bu)操(cao)作(zuo)。

 

正如本文所指出的，IC公司正在推出創新和實用的解決方案
，以便實現這些高級設計。HMC7044和HMC7043等元件的設計考慮到了係統挑戰
，它們旨在構建高性能和靈活的時鍾樹，同時在多級時鍾擴展中保持確定性相位精度。

 

作者：Kazim Peker
，Altug Oz，ADI公司

 

本文來源於ADI。