技術特征：

• 可將300mm晶圓打薄至7μm

適用範圍：

• 內存模塊、CMOS元件

東京大學研究生院工學係研究專業附屬綜合研究機構與日本迪思科（Disco）、大日本印刷
、富士通研究所以及WOW研究中心等共同開發出了可將300mm晶圓（矽底板）打薄至7μm的技術。如果采用該技術層疊100層16GB的內存芯片，芯片之間以矽通孔（TSV）連接，便能以大拇指大小的封裝尺寸實現1.6TB（太拉）的內存模塊。

東大等在半導體製造技術相關國際會議“IEDM 2009”上發表了此次的研究開發成果。在IEDM 2009上發表的內容為，在矽晶圓上形成基於CMOS邏輯元件用45nm工藝的CMOS元件時，即使將這種晶圓打薄至7μm，也不會對n型MOSFET和p型MOSFET的應變矽、銅布線以及低介電率（low-k）層間絕緣膜產生不良影響。在不降低晶體管特性的情況下，成功實現了晶圓的薄型化。東大等表示，這是全球首次嚐試將300mm晶圓打薄至7μm並進行特性評測。

此次的成果是通過東大綜合研究機構特任教授大場隆之主導推進的產學項目“WOW Alliance”取得的。約20家企業及團體參與了WOW項目。該項目的目的是，預先對製作CMOS元件的晶圓進行打薄處理，接著層疊打薄後的晶圓，然後利用TSV完成布線，以此提高三維層疊LSI的de量liang產chan效xiao率lv。與yu層ceng疊die由you晶jing圓yuan切qie割ge而er成cheng的de半ban導dao體ti芯xin片pian，或huo在zai晶jing圓yuan上shang層ceng疊die芯xin片pian的de三san維wei技ji術shu相xiang比bi，此ci次ci在zai層ceng疊die晶jing圓yuan之zhi後hou進jin行xing切qie割ge的de技ji術shu在zai成cheng本ben上shang具ju有you更geng高gao的de競jing爭zheng力li。此ci前qian最zui多duo隻zhi能neng將jiang晶jing圓yuan打da薄bo至zhi20μm左右，將晶圓打薄至7μm之後
，不僅容易形成TSV
，而且向TSV內填入金屬也變得更加輕鬆，因而有助於進一步降低製造成本。