中心議題：

• 理解EMC設計技巧
• 解決EMC設計實戰難題

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本次大講台的前幾部分我們從EMC元器件的選擇與應用技巧、EMC四大設計技巧、EMC的PCB設計技術及EMC/EMI之綜合設計解決方案四方麵對電磁兼容器件選型與設計技巧的知識進行了比較係統全麵的講解。本講將以問答的形式，從PCB設計技巧及抗幹擾措施
、屏蔽設計要點
、手(shou)持(chi)產(chan)品(pin)幹(gan)擾(rao)源(yuan)定(ding)位(wei)及(ji)解(jie)決(jue)方(fang)案(an)等(deng)角(jiao)度(du)探(tan)討(tao)電(dian)磁(ci)兼(jian)容(rong)設(she)計(ji)的(de)設(she)計(ji)技(ji)巧(qiao)及(ji)實(shi)戰(zhan)設(she)計(ji)中(zhong)的(de)難(nan)題(ti)，以(yi)幫(bang)助(zhu)工(gong)程(cheng)師(shi)進(jin)一(yi)步(bu)理(li)解(jie)電(dian)磁(ci)兼(jian)容(rong)器(qi)件(jian)選(xuan)型(xing)方(fang)法(fa)與(yu)設(she)計(ji)技(ji)巧(qiao)，更(geng)好(hao)地(di)進(jin)行(xing)產(chan)品(pin)的(de)電(dian)磁(ci)兼(jian)容(rong)設(she)計(ji)。

理解EMC設計技巧

Q1：PCB設計中濾波時選用電感值和電容值的方法是什麼
？
A1：電感值的選用除了考慮所想濾掉的噪聲頻率外
，還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波噪聲(ripple noise)。 電容值則和所能容忍的紋波噪聲規範值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。 另外
，如果這LC是放在開關式電源(switching regulation power)的輸出端時，還要注意此LC所產生的極點零點(pole/zero)對負反饋控製(negative feedback control)回路穩定度的影響。

Q2：PCB設計中模擬電源處的濾波經常是用LC電路。但是為什麼有時LC比RC濾波效果差？
A2：LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。 因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大
，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能
，效率較差，且要注意所選電阻能承受的功率。

Q3：在設計PCB板時
，有如下兩個疊層方案： 疊層1 》信號 》地 》信號 》電源＋1.5V 》信號 》電源＋2.5V 》信號 》電源＋1.25V 》電源＋1.2V 》信號 》電源＋3.3V 》信號 》電源＋1.8V 》信號 》地 》信號 疊層2 》信號 》地 》信號 》電源＋1.5V 》信號 》地 》信號 》電源＋1.25V +1.8V 》電源＋2.5V +1.2V 》信號 》地 》信號 》電源＋3.3V 》信號 》地 》信號 哪一種疊層順序比較優選
？對於疊層2，中間的兩個分割電源層是否會對相鄰的信號層產生影響
？這兩個信號層已經有地平麵給信號作為回流路徑。
A3：應該說兩種層疊各有好處。第一種保證了平麵層的完整，第二種增加了地層數目，有效降低了電源平麵的阻抗，對抑製係統EMI有好處。 lilunshangjiang

，dianyuanpingmianhedipingmianduiyujiaoliuxinhaoshidengxiaode。danshijishang，dipingmianjuyoubidianyuanpingmiangenghaodejiaoliuzukang，xinhaoyouxuandipingmianzuoweihuiliupingmian。danshiyouyucengdiehouduyinsudeyingxiang，liruxinhaohedianyuancengjianjiezhihouduxiaoyuyudizhijiandejiezhihoudu，dierzhongcengdiezhongkuafengedexinhaotongyangzaidianyuanfengechucunzaixinhaohuiliubuwanzhengdewenti。
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Q4：若幹PCB組成係統，各板之間的地線應如何連接
？
A4：各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。zhedicengshangdedianliuhuizhaozukangzuixiaodedifangliuhuiqu。suoyi，zaigegebuguanshidianyuanhuoxinhaoxianghulianjiedejiekouchu，fenpeigeidicengdeguanjiaoshubunengtaishao，yijiangdizukang
，zheyangkeyijiangdidicengshangdezaosheng。lingwai
，yekeyifenxizhenggedianliuhuanlu，youqishidianliujiaodadebufen，tiaozhengdicenghuodixiandejiefa
，laikongzhidianliudezoufa(例如，在某處製造低阻抗
，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。

Q5：PCB設計中如何解決高速布線與EMI的衝突？
A5：因EMI所加的電阻電容或ferrite bead， 不能造成信號的一些電氣特性不符合規範。 所以， 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題
， 如高速信號走內層。 最後才用電阻電容或ferrite bead的方式， 以降低對信號的傷害。

Q6：PCB設計中，如何避免串擾？
A6：變化的信號（例如階躍信號）沿傳輸線由A到B傳播
，傳輸線C-D上shang會hui產chan生sheng耦ou合he信xin號hao
，變bian化hua的de信xin號hao一yi旦dan結jie束shu也ye就jiu是shi信xin號hao恢hui複fu到dao穩wen定ding的de直zhi流liu電dian平ping時shi，耦ou合he信xin號hao也ye就jiu不bu存cun在zai了le
，因yin此ci串chuan擾rao僅jin發fa生sheng在zai信xin號hao跳tiao變bian的de過guo程cheng當dang中zhong，並bing且qie信xin號hao沿yan的de變bian化hua（轉換率）越(yue)快(kuai)

，產(chan)生(sheng)的(de)串(chuan)擾(rao)也(ye)就(jiu)越(yue)大(da)。空(kong)間(jian)中(zhong)耦(ou)合(he)的(de)電(dian)磁(ci)場(chang)可(ke)以(yi)提(ti)取(qu)為(wei)無(wu)數(shu)耦(ou)合(he)電(dian)容(rong)和(he)耦(ou)合(he)電(dian)感(gan)的(de)集(ji)合(he)
，其(qi)中(zhong)由(you)耦(ou)合(he)電(dian)容(rong)產(chan)生(sheng)的(de)串(chuan)擾(rao)信(xin)號(hao)在(zai)受(shou)害(hai)網(wang)絡(luo)上(shang)可(ke)以(yi)分(fen)成(cheng)前(qian)向(xiang)串(chuan)擾(rao)和(he)反(fan)向(xiang)串(chuan)擾(rao)Sc，這個兩個信號極性相同；由耦合電感產生的串擾信號也分成前向串擾和反向串擾SL，這zhe兩liang個ge信xin號hao極ji性xing相xiang反fan。耦ou合he電dian感gan電dian容rong產chan生sheng的de前qian向xiang串chuan擾rao和he反fan向xiang串chuan擾rao同tong時shi存cun在zai，並bing且qie大da小xiao幾ji乎hu相xiang等deng
，這zhe樣yang
，在zai受shou害hai網wang絡luo上shang的de前qian向xiang串chuan擾rao信xin號hao由you於yu極ji性xing相xiang反fan
，相xiang互hu抵di消xiao，反fan向xiang串chuan擾rao極ji性xing相xiang同tong

，疊die加jia增zeng強qiang。串chuan擾rao分fen析xi的de模mo式shi通tong常chang包bao括kuo默mo認ren模mo式shi
，三san態tai模mo式shi和he最zui壞huai情qing況kuang模mo式shi分fen析xi。默mo認ren模mo式shi類lei似si我wo們men實shi際ji對dui串chuan擾rao測ce試shi的de方fang式shi，即ji侵qin害hai網wang絡luo驅qu動dong器qi由you翻fan轉zhuan信xin號hao驅qu動dong
，受shou害hai網wang絡luo驅qu動dong器qi保bao持chi初chu始shi狀zhuang態tai（高電平或低電平）
，然(ran)後(hou)計(ji)算(suan)串(chuan)擾(rao)值(zhi)。這(zhe)種(zhong)方(fang)式(shi)對(dui)於(yu)單(dan)向(xiang)信(xin)號(hao)的(de)串(chuan)擾(rao)分(fen)析(xi)比(bi)較(jiao)有(you)效(xiao)。三(san)態(tai)模(mo)式(shi)是(shi)指(zhi)侵(qin)害(hai)網(wang)絡(luo)驅(qu)動(dong)器(qi)由(you)翻(fan)轉(zhuan)信(xin)號(hao)驅(qu)動(dong)
，受(shou)害(hai)的(de)網(wang)絡(luo)的(de)三(san)態(tai)終(zhong)端(duan)置(zhi)為(wei)高(gao)阻(zu)狀(zhuang)態(tai)，來(lai)檢(jian)測(ce)串(chuan)擾(rao)大(da)小(xiao)。這(zhe)種(zhong)方(fang)式(shi)對(dui)雙(shuang)向(xiang)或(huo)複(fu)雜(za)拓(tuo)樸(pu)網(wang)絡(luo)比(bi)較(jiao)有(you)效(xiao)。最(zui)壞(huai)情(qing)況(kuang)分(fen)析(xi)是(shi)指(zhi)將(jiang)受(shou)害(hai)網(wang)絡(luo)的(de)驅(qu)動(dong)器(qi)保(bao)持(chi)初(chu)始(shi)狀(zhuang)態(tai)，仿(fang)真(zhen)器(qi)計(ji)算(suan)所(suo)有(you)默(mo)認(ren)侵(qin)害(hai)網(wang)絡(luo)對(dui)每(mei)一(yi)個(ge)受(shou)害(hai)網(wang)絡(luo)的(de)串(chuan)擾(rao)的(de)總(zong)和(he)。這(zhe)種(zhong)方(fang)式(shi)一(yi)般(ban)隻(zhi)對(dui)個(ge)別(bie)關(guan)鍵(jian)網(wang)絡(luo)進(jin)行(xing)分(fen)析(xi)
，因(yin)為(wei)要(yao)計(ji)算(suan)的(de)組(zu)合(he)太(tai)多(duo)
，仿(fang)真(zhen)速(su)度(du)比(bi)較(jiao)慢(man)。

Q7：在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度
，但是這樣有可能導致走線的相互幹擾增強，同時走線過細也使阻抗無法降低
，請介紹在高速（>100MHz）高密度PCB設計中的技巧？
A7：在設計高速高密度PCB時
，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：
1.控製走線特性阻抗的連續與匹配。
2.走(zou)線(xian)間(jian)距(ju)的(de)大(da)小(xiao)。一(yi)般(ban)常(chang)看(kan)到(dao)的(de)間(jian)距(ju)為(wei)兩(liang)倍(bei)線(xian)寬(kuan)。可(ke)以(yi)透(tou)過(guo)仿(fang)真(zhen)來(lai)知(zhi)道(dao)走(zou)線(xian)間(jian)距(ju)對(dui)時(shi)序(xu)及(ji)信(xin)號(hao)完(wan)整(zheng)性(xing)的(de)影(ying)響(xiang)
，找(zhao)出(chu)可(ke)容(rong)忍(ren)的(de)最(zui)小(xiao)間(jian)距(ju)。不(bu)同(tong)芯(xin)片(pian)信(xin)號(hao)的(de)結(jie)果(guo)可(ke)能(neng)不(bu)同(tong)。
3.選擇適當的端接方式。
4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。
5.利用盲埋孔(blind/buried via)來增加走線麵積。但是PCB板的製作成本會增加。 在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。
除此以外
，可以預留差分端接和共模端接
，以緩和對時序與信號完整性的影響。

Q8：設計屏蔽機箱時，根據哪些因素選擇屏蔽材料？
A8：從電磁屏蔽的角度考慮，主要要考慮所屏蔽的電場波的種類。對於電場波、平麵波或頻率較高
的磁場波，一般金屬都可以滿足要求，對於低頻磁場波
，要使用導磁率較高的材料。
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Q9：機箱的屏蔽效能除了受屏蔽材料的影響以外，還受什麼因素的影響
？
A9：受兩個因素的影響，一是機箱上的導電不連續點
，例如孔洞、縫隙等
；另一個是穿過屏蔽箱的導線，如信號電纜、電源線等。

Q10：屏蔽磁場輻射源時要注意什麼問題？
A10：由於磁場波的波阻抗很低
，因此反射損耗很小，而主要靠吸收損耗達到屏蔽的目的。因此要選
擇導磁率較高的屏蔽材料。另外
，在做結構設計時
，要使屏蔽層盡量遠離輻射源（以增加反射損耗），
盡量避免孔洞、縫隙等靠近輻射源。

解決EMC設計實戰難題

Q11：設計的DCDC電路
，電感在工作的時候會叫
，有噪音，但是電路工作正常
，也不發熱，這種情況會不會影響可靠性
，電感的選擇是不是有問題
？
A11：發(fa)生(sheng)噪(zao)音(yin)現(xian)象(xiang)的(de)原(yuan)因(yin)是(shi)電(dian)磁(ci)幹(gan)擾(rao)，說(shuo)明(ming)電(dian)感(gan)漏(lou)磁(ci)出(chu)來(lai)與(yu)其(qi)他(ta)線(xian)路(lu)結(jie)合(he)起(qi)來(lai)形(xing)成(cheng)了(le)噪(zao)聲(sheng)，剛(gang)好(hao)是(shi)在(zai)這(zhe)個(ge)頻(pin)率(lv)，這(zhe)種(zhong)情(qing)況(kuang)可(ke)以(yi)選(xuan)擇(ze)不(bu)同(tong)形(xing)式(shi)的(de)電(dian)感(gan)來(lai)解(jie)決(jue)。比(bi)如(ru)電(dian)感(gan)是(shi)由(you)下(xia)往(wang)上(shang)繞(rao)的(de)，沒(mei)有(you)磁(ci)屏(ping)蔽(bi)的(de)結(jie)構(gou)
，則(ze)可(ke)以(yi)選(xuan)擇(ze)橫(heng)向(xiang)的(de)
，來(lai)解(jie)決(jue)這(zhe)個(ge)問(wen)題(ti)。

Q12：某個手持測試產品，可以電池供電，同時也可以采取外置適配器供電方式。適配器單獨帶負載輻射發射（RE）測試可以通過，手持產品在電池供電情況下輻射發射（RE）也可以通過
，並且餘量都比較大，但是在帶外置適配器的情況下
，卻在160M頻率左右超標較多，不能通過認證。是何原因？怎麼定位幹擾源？耦合途徑？定位清楚如何解決？ A12：benshenzhegewentiganraoyuanyoulianggekeneng，shipeiqidekaiguanpinlv
，shouchiceshichanpinbenshendejingzhenyijineibudekaiguandianyuanpinlv。danduceshimeiyouchaobiao

，dapeiceshichaobiaoshuomingouhetujingshichanpindedianyuandianlan。
定位時可以有多個辦法：
1、在電源輸出線纜（也就是產品電源輸入線）的兩端分別加磁環試驗，如果靠近適配器相對下降比較大，說明是適配器導致，否則原因就是由手持產品內部幹擾源導致
；
2
、在手持產品的電源輸入接口共模電感采取頻譜儀測試看那一端幹擾幅度大，如果是共模電感裏側的幹擾大，則說明是手持產品的幹擾；
3
、如果懷疑外部適配器，幹脆直接替換測試
，如果沒有這個頻點，就說明是適配器問題。
通過上麵方法定位後發現，確實是電源適配器問題。盡管開關電源頻率隻有KHZ級別
，但往往幹擾能夠到幾十、幾百MHZ，同時電源適配器負載不同，空間輻射發射的測試結果也會不一樣。

Q13：在設計一款手機充電器用高頻變壓器時，在頻率0.3M~3M遇到EMC超標問題(在輸入240v,輸出500mA的情況下),是否有改善對策降低EMC幹擾？現狀為12dB,要改善至4dB以下)
，具體情況如下：
(1)使用EF12.6 CORE
(2)繞組結構如下
NP (輸入)   210TS  0.1mm(wire)   密卷   感值:4.56mH±12%
sld (屏蔽)   22TS   0.2mm(wire)   滿一層
NS (輸出)   12TS   0.3mm(三層絕緣線)  密卷
NB (反饋)   3TS    0.1mm(wire)      中間密繞
(3)磁芯使用金具接地
A13：此案子如果加一個Y電容就可解決上述EMC問題,但是考慮到成本問題，也可以從改變變壓器繞線方式的角度來解決，在現有的基礎上將初級改為“Z”形繞法（“Z”形xing繞rao法fa就jiu是shi在zai繞rao初chu級ji時shi，繞rao好hao一yi層ceng後hou，包bao一yi層ceng膠jiao帶dai，並bing將jiang第di二er層ceng的de起qi頭tou線xian

，即ji第di一yi層ceng繞rao線xian的de收shou尾wei端duan，重zhong新xin放fang回hui到dao第di一yi層ceng繞rao線xian的de起qi頭tou的de一yi側ce，如ru此ci重zhong複fu繞rao線xian即ji可ke），進一步減小分布電容。