中心議題：

• EMC四大設計技巧

解決方案：

• EMC濾波設計技巧
• EMC接地設計技巧
• EMC屏蔽設計技巧
• PCB設計之布局布線策略

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【CLASS 1】EMC元器件的選擇和應用技巧 
http://m.0-fzl.cn/art/artinfo/id/80011142?source=lecture

電磁幹擾的主要方式是傳導幹擾、輻射幹擾、共阻抗耦合和感應耦合。對這幾種途徑產生的幹擾我們應采用的相應對策：傳(chuan)導(dao)采(cai)取(qu)濾(lv)波(bo)
，輻(fu)射(she)幹(gan)擾(rao)采(cai)用(yong)屏(ping)蔽(bi)和(he)接(jie)地(di)等(deng)措(cuo)施(shi)，就(jiu)能(neng)夠(gou)大(da)大(da)提(ti)高(gao)產(chan)品(pin)的(de)抵(di)抗(kang)電(dian)磁(ci)幹(gan)擾(rao)的(de)能(neng)力(li)
，也(ye)可(ke)以(yi)有(you)效(xiao)的(de)降(jiang)低(di)對(dui)外(wai)界(jie)的(de)電(dian)磁(ci)幹(gan)擾(rao)。本(ben)文(wen)從(cong)濾(lv)波(bo)設(she)計(ji)
、接地設計
、屏蔽設計和PCB布局布線技巧四個角度，介紹EMC的設計技巧。

一、EMC濾波設計技巧

EMC設計中的濾波器通常指由L，C構成的低通濾波器。濾波器結構的選擇是由"最大不匹配原則"決定的。即在任何濾波器中，電容兩端存在高阻抗，電感兩端存在低阻抗。圖1是利用最大不匹配原則得到的濾波器的結構與ZS和ZL的配合關係

，每種情形給出了2種結構及相應的衰減斜率(n表示濾波器中電容元件和電感元件的總數)。 

圖1 濾波器的結構與ZS和ZL的配合關係

去耦電容的自諧振頻率
電容的寄生電感Ls的大小基本上取決於引線的長度
，對圓形
、導線類型的引線上的典型值為10nH／cm。典型的陶瓷電容的引線約有6 mm長，會引入約15nH的電感。引線電感也可由下式估算: 

其中：l和r分別為引線的長度和半徑。寄生電感會與電容產生串聯諧振，即自諧振，在自諧振頻率fo處，去耦電容呈現的阻抗最小，去耦效果最好。但對頻率f高於f／o的噪聲成份，去耦電容呈電感性，阻抗隨頻率的升高而變大
，使去耦或旁路作用大大下降。實踐中
，應根據噪聲的最高頻率fmax來選擇去耦電容的自諧振頻率f0
，最佳取值為fo=fmax。

去耦電容容量的選擇
在數字係統中
，去耦電容的容量通常按下式估算： 

其中：△I為瞬變電流
；△V為邏輯器件允許的電源電壓變化，△t為開關時間。

實踐中
，去耦電容的容量可按C=1/f選用，f為電路頻率
，去耦電容的容量選擇還必須滿足以下條件：
（1）芯片於去耦電容兩端電壓差△V。必須小於噪聲容限Vni：

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（2）從去耦電容為芯片提供所需的電流的角度考慮，其容量應滿足：

（3）芯片開關電流Ic的放電速度必須小於去耦 電流的最大放電速度：

此外，當電源引線比較長時，瞬變電流會引起較大的壓降
，此時就要加容納電容以維持器件要求的電壓值。

二
、EMC接地設計

接地是最有效的抑製騷擾源的方法，可解決50%的EMC問題。係統基準地與大地相連，可抑製電磁騷擾。外殼金屬件直接接大地
，還可以提供靜電電荷的泄漏通路，防止靜電積累。

在地線設計中應注意以下幾點：
（1）正確選擇單點接地與多點接地
在低頻電路中，信號的工作頻率小於1MHz，它的布線和器件間的電感影響較小
，而接地電路形成的環流對幹擾影響較大，因而應采用單點接地。當信號工作頻率大於10MHz時
，地線阻抗變得很大，此時應盡量降低地線阻抗，應采用就近多點接地。當工作頻率在1～10MHz時，如果采用一點接地

，其地線長度不應超過波長的1/20

，否則應采用多點接地法。
（2）將數字電路與模擬電路分開
電dian路lu板ban上shang既ji有you高gao速su邏luo輯ji電dian路lu，又you有you線xian性xing電dian路lu
，應ying使shi它ta們men盡jin量liang分fen開kai，而er兩liang者zhe的de地di線xian不bu要yao相xiang混hun
，分fen別bie與yu電dian源yuan端duan地di線xian相xiang連lian。要yao盡jin量liang加jia大da線xian性xing電dian路lu的de接jie地di麵mian積ji。
（3）盡量加粗接地線
若ruo接jie地di線xian很hen細xi，接jie地di電dian位wei則ze隨sui電dian流liu的de變bian化hua而er變bian化hua，致zhi使shi電dian子zi設she備bei的de定ding時shi信xin號hao電dian平ping不bu穩wen

，抗kang噪zao聲sheng性xing能neng變bian壞huai。因yin此ci應ying將jiang接jie地di線xian盡jin量liang加jia粗cu
，使shi它ta能neng通tong過guo三san位wei於yu印yin製zhi電dian路lu板ban的de允yun許xu電dian流liu。如ru有you可ke能neng
，接jie地di線xian的de寬kuan度du應ying大da於yu3mm。
（4）將接地線構成閉環路
設計隻由數字電路組成的印製電路板的地線係統時
，將接地線做成閉環路可以明顯的提高抗噪聲能力。其原因在於：yinzhidianlubanshangyouhenduojichengdianluzujian，youqiyuyouhaodianduodezujianshi，yinshoujiedixiancuxidexianzhi，huizaidijieshangchanshengjiaodadedianweicha，yinqikangzaoshengnenglixiajiang
，ruojiangjiedijiegouchenghuanlu，zehuisuoxiaodianweichazhi
，tigaodianzishebeidekangzaoshengnengli。

三、EMC屏蔽設計

屏蔽就是以金屬隔離的原理來控製某一區域的電場或磁場對另一區域的幹擾。它包括兩個含義：一是將電路、電纜或整個係統的幹擾源包圍起來，防止電磁幹擾向外擴散；二是用屏蔽體將接收電路
、設備或係統包圍起來，防止它們受到外界電磁幹擾的影響。屏蔽按照機理可以分為電場屏蔽、磁場屏蔽、電磁場屏蔽三種不同方式。

電場屏蔽
電子設備中的電場通常是交變電場
，因此可以將兩個係統間的電場感應認為是兩個係統之間分布電容Cj的耦合
，如圖2所示。

圖2 電場耦合示意圖

其中
，Ug為幹擾源交變電壓
，Us為接受器的感應電壓，Cj為G
、S間的分布電容，Zs為接受器的接地電阻。則可得

由此可知
，幹擾電壓Us的大小與耦合電容Cj的大小有關：Cj越大，則Us越大。因此，為了減小幹擾電壓Us，應設法減小耦合電容Cj，設法將幹擾源G和接受器S盡可能的遠離。如果條件所限不能遠離，則應在二者之間采取屏蔽措施。

圖3 加入屏蔽體後的電場耦合示意圖

如圖3，在幹擾源G和接受器S之間加入屏蔽體P
，若屏蔽體P的接地電阻為ZP，則可得屏蔽體的感應電壓為

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則接受器上的感應電壓為

由此可知，要使接受器的感應電壓Us減小，Zp應盡可能的小。所以，屏蔽體必須選擇導電性能良好的材料

，而且須有良好的接地。否則，因為Cl>Cj，C2>Cj，若屏蔽體的接地電阻較大，將使屏蔽體加入後造成的幹擾反而變得更大。

磁場屏蔽
磁場屏蔽是指對低頻磁場和高頻磁場的屏蔽。

dipincichangdepingbicaiyonggaodaocilvdetiecixingcailiao。liyongtiecixingcailiaodegaodaocilvduiganraocichangjinxingfenlu，shitongguokongqidecitongdaweijianshao，congerjiangdiduibeiganraoyuandeyingxiang
，qidaocichangpingbidezuoyong。youyushicifenlu
，suoyipingbicailiaopingbicailiao 的磁導率U越高
，屏蔽罩屏蔽罩越厚
，磁分路流過的磁通越多
，屏蔽效果越好。

高gao頻pin磁ci場chang的de屏ping蔽bi采cai用yong低di電dian阻zu率lv的de良liang導dao體ti作zuo為wei屏ping蔽bi材cai料liao屏ping蔽bi材cai料liao。外wai界jie高gao頻pin磁ci場chang在zai屏ping蔽bi體ti中zhong產chan生sheng渦wo流liu，渦wo流liu形xing成cheng的de磁ci場chang抑yi製zhi和he抵di消xiao外wai界jie磁ci場chang，從cong而er起qi到dao了le屏ping蔽bi的de作zuo用yong。與yu低di頻pin磁ci屏ping蔽bi不bu同tong，由you於yu高gao頻pin渦wo流liu的de趨qu膚fu效xiao應ying，屏ping蔽bi體ti的de尺chi寸cun並bing不bu是shi屏ping蔽bi效xiao果guo的de關guan鍵jian所suo在zai，而er且qie屏ping蔽bi體ti接jie地di與yu否fou和he屏ping蔽bi效xiao果guo也ye沒mei有you關guan係xi。但dan對dui於yu高gao頻pin磁ci屏ping蔽bi的de金jin屬shu良liang導dao體ti而er言yan，若ruo有you良liang好hao的de接jie地di
，則ze同tong時shi具ju備bei了le電dian場chang屏ping蔽bi和he磁ci場chang屏ping蔽bi的de效xiao果guo。所suo以yi，通tong常chang高gao頻pin磁ci屏ping蔽bi的de屏ping蔽bi體ti也ye應ying接jie地di。

電磁場屏蔽
電(dian)磁(ci)場(chang)屏(ping)蔽(bi)是(shi)利(li)用(yong)屏(ping)蔽(bi)體(ti)對(dui)電(dian)場(chang)和(he)磁(ci)場(chang)同(tong)時(shi)加(jia)以(yi)屏(ping)蔽(bi)，一(yi)般(ban)用(yong)來(lai)對(dui)高(gao)頻(pin)電(dian)磁(ci)場(chang)進(jin)行(xing)屏(ping)蔽(bi)。由(you)前(qian)述(shu)可(ke)知(zhi)，對(dui)於(yu)頻(pin)率(lv)較(jiao)高(gao)的(de)幹(gan)擾(rao)電(dian)壓(ya)，選(xuan)擇(ze)良(liang)導(dao)體(ti)製(zhi)作(zuo)屏(ping)蔽(bi)體(ti)，且(qie)有(you)良(liang)好(hao)的(de)接(jie)地(di)
，則(ze)可(ke)起(qi)到(dao)對(dui)電(dian)場(chang)和(he)磁(ci)場(chang)同(tong)時(shi)進(jin)行(xing)屏(ping)蔽(bi)的(de)效(xiao)果(guo)。但(dan)是(shi)必(bi)須(xu)注(zhu)意(yi)
，對(dui)高(gao)頻(pin)磁(ci)場(chang)屏(ping)蔽(bi)的(de)渦(wo)流(liu)不(bu)僅(jin)對(dui)外(wai)來(lai)幹(gan)擾(rao)產(chan)生(sheng)抵(di)製(zhi)作(zuo)用(yong)
，同(tong)時(shi)還(hai)可(ke)能(neng)對(dui)被(bei)屏(ping)蔽(bi)體(ti)保(bao)護(hu)的(de)設(she)備(bei)內(nei)部(bu)帶(dai)來(lai)不(bu)利(li)的(de)影(ying)響(xiang)，從(cong)而(er)產(chan)生(sheng)新(xin)的(de)幹(gan)擾(rao)。

四、PCB設計之布局布線策略

1.選擇合理的導線寬度
由(you)於(yu)瞬(shun)變(bian)電(dian)流(liu)在(zai)印(yin)製(zhi)線(xian)條(tiao)上(shang)所(suo)產(chan)生(sheng)的(de)衝(chong)擊(ji)幹(gan)擾(rao)主(zhu)要(yao)是(shi)由(you)印(yin)製(zhi)導(dao)線(xian)的(de)電(dian)感(gan)成(cheng)分(fen)造(zao)成(cheng)的(de)，因(yin)此(ci)應(ying)盡(jin)量(liang)減(jian)小(xiao)印(yin)製(zhi)導(dao)線(xian)的(de)電(dian)感(gan)量(liang)。印(yin)製(zhi)導(dao)線(xian)的(de)電(dian)感(gan)量(liang)與(yu)其(qi)長(chang)度(du)成(cheng)正(zheng)比(bi)，與(yu)其(qi)寬(kuan)度(du)成(cheng)反(fan)比(bi)，因(yin)而(er)短(duan)而(er)精(jing)的(de)導(dao)線(xian)對(dui)抑(yi)製(zhi)幹(gan)擾(rao)是(shi)有(you)利(li)的(de)。時(shi)鍾(zhong)引(yin)線(xian)、行驅動器或總線驅動器的信號線常常載有大的瞬變電流，印製導線要盡可能地短。對於分立組件電路，印製導線寬度在1.5mm左右時
，即可完全滿足要求；對於集成電路，印製導線寬度可在0.2～1.0mm之間選擇。

2.采用正確的布線策略
布線時需要注意的幾個方麵：
（1）保(bao)持(chi)環(huan)路(lu)麵(mian)積(ji)最(zui)小(xiao)
，降(jiang)低(di)幹(gan)擾(rao)對(dui)係(xi)統(tong)的(de)影(ying)響(xiang)，提(ti)高(gao)係(xi)統(tong)的(de)抗(kang)幹(gan)擾(rao)性(xing)能(neng)。並(bing)聯(lian)的(de)導(dao)線(xian)緊(jin)緊(jin)放(fang)在(zai)一(yi)起(qi)，使(shi)用(yong)一(yi)條(tiao)粗(cu)導(dao)線(xian)進(jin)行(xing)連(lian)接(jie)，信(xin)號(hao)線(xian)緊(jin)挨(ai)地(di)平(ping)麵(mian)布(bu)線(xian)可(ke)以(yi)降(jiang)低(di)幹(gan)擾(rao)。電(dian)源(yuan)與(yu)地(di)之(zhi)間(jian)增(zeng)加(jia)高(gao)頻(pin)濾(lv)波(bo)電(dian)容(rong)。
（2）使導線長度盡可能的縮短，減小印製板的麵積
，降低導線上的幹擾。
（3）采用完整的地平麵設計，采用多層板設計，鋪設地層
，便於幹擾信號泄放。
（4）使電子元件遠離可能會發生放電的平麵如機箱麵板、把手、螺釘等
，保持機殼與地良好接觸，為幹擾提供良好的泄放通道。對敏感信號包地處理，降低幹擾。
（5）盡量采用貼片元器件。
（6）模擬地與數字地在PCB與外界連接處進行一點接地。
（7）高(gao)速(su)邏(luo)輯(ji)電(dian)路(lu)應(ying)靠(kao)近(jin)連(lian)接(jie)器(qi)邊(bian)緣(yuan)，低(di)速(su)邏(luo)輯(ji)電(dian)路(lu)和(he)存(cun)儲(chu)器(qi)則(ze)應(ying)布(bu)置(zhi)在(zai)遠(yuan)離(li)連(lian)接(jie)器(qi)處(chu)
，中(zhong)速(su)邏(luo)輯(ji)電(dian)路(lu)則(ze)布(bu)置(zhi)在(zai)高(gao)速(su)邏(luo)輯(ji)電(dian)路(lu)和(he)低(di)速(su)邏(luo)輯(ji)電(dian)路(lu)之(zhi)間(jian)。
（8）電路板上的印製線寬度不要突變，拐角應采用圓弧形，不要直角或尖角。
（9）時鍾線、信號線也盡可能靠近地線
，並且走線不要過長，以減小回路的環麵積。

3.印製電路板的尺寸與器件的布置
印製電路板大小要適中，過大時印製線條長，阻抗增加，不僅抗噪聲能力下降，成本也高
；過小
，則散熱不好，同時易受臨近線條幹擾。
在器件布置方麵與其它邏輯電路一樣，應把相互有關的器件盡量放得靠近些
，這樣可以獲得較好的抗噪聲效果。時鍾發生器、晶振和CPU的時鍾輸入端都易產生噪聲，要相互靠近些。易產生噪聲的器件、小電流電路、大電流電路等應盡量遠離邏輯電路，如有可能，應另做電路板。