連接SPI接口器件 - 第二部分
發布時間：2021-11-29 責任編輯：lina
【導讀】單個時鍾域SPI實現的思路與兩個時鍾域非常相似。這裏為了便於演示沒有使用PLL。同時，也不需要sync_stage模塊。由於是單個時鍾，需要clock_generator來生成dac_sck所需的時鍾下降沿條件，dac_sck則用作狀態機dac_fsm的觸發條件。
LEC2 Workbench係列技術博文主要關注萊迪思產品的應用開發問題。這些文章由萊迪思教育能力中心（LEC2）的FPGA設計專家撰寫。LEC2是專門針對萊迪思屢獲殊榮的低功耗FPGA和解決方案集合的全球官方培訓服務供應商。
萊迪思CrossLink™-NX FPGA擁有豐富的特性，可加速實現高速和低速接口。本文（係列博文的第二篇）描述了使用CrossLink-NX FPGA連接基於SPI的外部組件。第一篇博文介紹了使用兩個時鍾域實現SPI接口。本文將介紹使用單個時鍾域實現連接ADC（亞德諾半導體公司的 ADC AD7476）的SPI接口。兩個案例中呈現了兩種截然不同的實現接口的方法。
一個時鍾域的實現方案（dac_1c）
單個時鍾SPI接口方案的實現如圖1所示。
圖1：單個時鍾域SPI接口的實現
單個時鍾域SPI實現的思路與兩個時鍾域非常相似。這裏為了便於演示沒有使用PLL。同時，也不需要sync_stage模塊。由於是單個時鍾，需要clock_generator來生成dac_sck所需的時鍾下降沿條件，dac_sck則用作狀態機dac_fsm的觸發條件。
clock_generator模塊
圖2所示的clock_generator模塊產生時鍾信號dac_clk以及顯示dac_sck的下降沿。圖 3 顯示了 dac_sclk 和 edge_low 的關係。
圖2：clock_generator模塊框圖
圖3：單個時鍾域dac_fsm狀態機的控製結構
在轉換信號被識別後，bit_count計數器加載值15。每當edge_low生效時，串行數據在時鍾信號CLK_120的上升沿輸出到dac_sdata上。傳輸16個數據位後，dac_fsm de再次發出就緒信號並等待下一個轉換信號。
約束單個時鍾域解決方案的設計
1. 約束時鍾CLK_120
2. 約束dac_clk
連接到dac_sck端口的時鍾信號由clock_generator生成。CLK_120和dac_sck之間的關係為4分頻。
3. 約束DAC輸入/FPGA輸出
時間值t4、t5和t6描述了外部模塊的setup/hold要求。這些要求使用set_output_delay約束進行描述。由於是單時鍾域，因此需要多周期約束。
運行單個時鍾域解決方案的時序分析
正如預期那樣，時序分析報告在dac_sdata輸出信號上顯示出了相同的性能數據。
總結
單個時鍾域的方法使用了單個時鍾分配網絡，由於不需要同步階段與高級功能通信，因而具有設計上的優勢。
該項目（dac_1c）以及兩個時鍾域的項目均可通過郵箱info@lec2-fpga.com索取。
（來源：萊迪思，作者：Eugen Krassin，萊迪思教育能力中心（LEC2）的總裁兼創始人）
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