【導讀】銅的電阻率由其晶體結構、空隙體積
、jingjiehecailiaojiemianshipeijueding
，bingsuichicunsuoxiaoerxianzhutisheng。tongchang，tongxiandezhizuoliuchengshiyonggoucaokeshigongyizaidijiedianeryanghuaguilikeshigoucaotuxing，ranhoutongguodamashigeliuchengyongtongtianchonggoucao。danzhezhongfangfahuishengchudaiyoumingxianjingjiehekongxideduojingjiegou，congerzengjiatongxiandianzu。weifangzhidamashigetuihuogongyizhongdetongkuosan，cigongyihaishiyonglegaodianzulvdedanhuatanneichencailiao。

摘要：使用SEMulator3D®可視性沉積和刻蝕功能研究金屬線製造工藝，實現電阻的大幅降低




01 介紹

銅的電阻率由其晶體結構
、空隙體積
、jingjiehecailiaojiemianshipeijueding，bingsuichicunsuoxiaoerxianzhutisheng。tongchang，tongxiandezhizuoliuchengshiyonggoucaokeshigongyizaidijiedianeryanghuaguilikeshigoucaotuxing


，ranhoutongguodamashigeliuchengyongtongtianchonggoucao。danzhezhongfangfahuishengchudaiyoumingxianjingjiehekongxideduojingjiegou
，congerzengjiatongxiandianzu。weifangzhidamashigetuihuogongyizhongdetongkuosan，cigongyihaishiyonglegaodianzulvdedanhuatanneichencailiao。

我們可以使用物理氣相沉積 (PVD) 以10至100電子伏特的高動能沉積銅，得到電阻低、密度高的單晶結構。但PVD的局限在於覆蓋性比較差
，且隻能在平麵上均勻沉積
，不能用於填充深孔或溝槽（圖1a）。

yaodedaodulidejinshuxian，shouxianxuyaozaipingmianshangchenjijunyundetongceng
，suihouyonglizishujinxingwulikeshi。tongyuhuoxingqitibuchanshenghuifaxinghuahewu
，yincibunengshiyongfanyinglizikeshigongyi。ruguorushejiaofeichanggao，lizishukeshi (IBE) 中產生的加速氬離子可以去除銅。但由於掩膜結構的遮擋效應

，可刻蝕的區域將會受限。圖1b展示了當掩膜垂直於入射離子束時的不可刻蝕區域（紅色），這是由於掩膜遮擋導致的原子噴射路徑受阻所造成的。當掩膜與離子路徑平行時
，所有未被掩蓋的區域都能被刻蝕。因此，IBE僅限於刻蝕任意長度的線形掩膜。


02 工藝步驟與虛擬製造工藝

為了解沉積與刻蝕對線電阻的影響
，我們使用SEMulator3D®可視性沉積和刻蝕功能模擬PVD和IBE工藝。借助SEMulator3D，我們使用30°分散角的可視性沉積工藝再現PVD，該流程準確模擬出轟擊中噴射出的銅原子與氬離子的隨機狀態。同時，我們使用2°分散角與60°傾斜角的可視性刻蝕模擬出IBE，實現以較低的離子束發散反映網格加速離子的行為。兩個模擬都將晶圓視為在工藝過程中自由旋轉
，並為適應IBE和PVD的局限之處
，對其他工藝步驟進行了調整。圖2展示了使用大馬士革銅填充工藝（圖2a）和PVD/IBE工藝（圖2b）創建出的相同結構。為適應PVD/IBE的某些局限之處，並為所需的最終結構創建相同的形狀，我們還加入了額外的工藝步驟。


實驗證明，即使存在這些局限
，依然可以用PVD/IBE線製造出同等的16nm SRAM（靜態隨機存取存儲器）電路單元。所有線路中段以上的金屬層都在平麵上製作
，所以它優於FinFET（鰭式場效應晶體管）器件複雜的互連拓撲結構
，是PVD/IBE金屬線的可選方案。圖3展示了每個金屬層的獨立結構，以及使用PVD/IBE製作三層金屬FinFET結構的必要步驟。


圖3a和b展示了每個金屬層的獨立結構，以及使用PVD/IBE創建三層金屬FinFET結構的必要步驟。

• 圖3a：左圖展示成型的中段製程16nm FinFET結構
，右圖展示具有三個完整金屬層的FinFET結構。中段製程之後表麵是平坦的，銅PVD和IBE可以在該步驟進行。

• 圖 3b：該圖展示了用PVD/IBE製造每個金屬層的步驟，並演示出在PVD和IBE存在局限的情況下為製造三個金屬層探索工藝和集成路徑的過程。每層都有相應配圖分步解析製造流程，且都部分涉及柱狀結構形成、銅PVD、化學機械拋光(CMP)、線與間隔的形成、氧化物填充、IBE刻蝕、原子層沉積 (ALD)、銅PVD及其他圖示的獨立工藝步驟。

為形成分隔開的金屬線，需要製造間隔和台麵充當絕緣阻擋層。磨平沉積物後，可以進行線和間隔的圖形化
，以及X或Y方向上的任意長度刻蝕，從而製造對應方向的線。在製造通孔時，可進行交叉刻蝕，避免X和Y方向的線掩膜交叉受到刻蝕。不需要通孔的區域則可在金屬沉積前覆蓋絕緣間隔結構。

03 電阻結果與結論

隨後，我們測量了大馬士革流程和PVD兩種工藝下，最頂層金屬到FinFET結構P和N溝道通孔的線電阻。圖4展示P和N通道電阻測量的起點和終點（其他所有絕緣材料透明）。為(wei)彌(mi)補(bu)氮(dan)化(hua)鉭(tan)內(nei)襯(chen)層(ceng)和(he)銅(tong)線(xian)間(jian)的(de)接(jie)觸(chu)電(dian)阻(zu)
，計(ji)算(suan)銅(tong)電(dian)阻(zu)時(shi)我(wo)們(men)考(kao)慮(lv)了(le)電(dian)子(zi)的(de)表(biao)麵(mian)散(san)射(she)效(xiao)應(ying)
，離(li)氮(dan)化(hua)鉭(tan)界(jie)麵(mian)越(yue)近(jin)，銅(tong)電(dian)阻(zu)率(lv)越(yue)高(gao)
，電(dian)阻(zu)率(lv)的(de)衰(shuai)減(jian)長(chang)度(du)設(she)置(zhi)為(wei)1nm。因為大馬士革填充銅沉積預計不是全晶
，所以銅的電阻率提升50%。PVD/IBE銅工藝不使用氮化鉭內襯層，因此未應用指數衰減函數，並在此模型中使用了銅的體電阻率。圖4包含大馬士革流程與PVD的電阻率比較表格。


圖4展示了采用大馬士革流程和PVD工藝的FinFET器件3D模型圖
，這些模型畫出P和N溝道的電阻測量點。3D模型下方的表格比較了P和N溝道的大馬士革和PVD電阻值。表格顯示
，相比大馬士革沉積，使用IBE/PVD可降低67%的電阻。

從模型計算得出的電阻值表明，與傳統的溝槽刻蝕+大馬士革沉積方法相比，采用IBE/PVD製造方法可使電阻降低67%。這是因為IBE/PVD不需要氮化鉭內襯層
，且該過程中銅線電阻率較低。該結果表明，在金屬線製造過程中，與大馬士革填充相比，IBE/PVD可以降低電阻率，但代價是製造工藝更為複雜。

（作者：泛林集團 Semiverse Solutions 部門軟件應用工程師 Timothy Yang 博士）

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