【導讀】走zou線xian阻zu抗kang控kong製zhi主zhu要yao在zai於yu確que保bao走zou線xian的de尺chi寸cun大da小xiao合he適shi。如ru果guo獨du立li考kao慮lv一yi條tiao走zou線xian，其qi阻zu抗kang值zhi是shi很hen明ming確que的de。但dan是shi，當dang它ta靠kao近jin另ling一yi條tiao走zou線xian或huo導dao體ti時shi，由you於yu意yi外wai耦ou合he作zuo用yong，該gai走zou線xian的de阻zu抗kang將jiang與yu最zui初chu的de設she計ji值zhi不bu同tong。這zhe個ge問wen題ti非fei常chang棘ji手shou，會hui導dao致zhi沿yan著zhe互hu連lian的de阻zu抗kang變bian化hua不bu定ding
，而er傳chuan輸shu線xian和he接jie收shou器qi之zhi間jian的de極ji端duan阻zu抗kang失shi配pei將jiang導dao致zhi信xin號hao反fan射she。

本文要點

●阻抗不匹配會導致並行網絡出現信號反射和不同步現象，從而導致接收器上出現比特錯誤。

●要快速識別阻抗超標
，需要在 PCB 設計工具中使用規則管理器
，然後在設計規則中設置阻抗限製和容差。

●布線後仿真工具可用於檢查不符合阻抗規則的網絡
，並確定哪些區域的設計應該更改。

走zou線xian阻zu抗kang控kong製zhi主zhu要yao在zai於yu確que保bao走zou線xian的de尺chi寸cun大da小xiao合he適shi。如ru果guo獨du立li考kao慮lv一yi條tiao走zou線xian，其qi阻zu抗kang值zhi是shi很hen明ming確que的de。但dan是shi，當dang它ta靠kao近jin另ling一yi條tiao走zou線xian或huo導dao體ti時shi
，由you於yu意yi外wai耦ou合he作zuo用yong，該gai走zou線xian的de阻zu抗kang將jiang與yu最zui初chu的de設she計ji值zhi不bu同tong。這zhe個ge問wen題ti非fei常chang棘ji手shou
，會hui導dao致zhi沿yan著zhe互hu連lian的de阻zu抗kang變bian化hua不bu定ding，而er傳chuan輸shu線xian和he接jie收shou器qi之zhi間jian的de極ji端duan阻zu抗kang失shi配pei將jiang導dao致zhi信xin號hao反fan射she。

盡管我們已根據最佳實踐對 PCB layout 進行了布線，並且布線的走線寬度全部符合設計值，但是互連中也有可能出現阻抗變化。這時就需要使用規則驅動設計
，即，在對 layout 進行布線時
，根據設計規則來檢查電路板。如果要處理一塊工藝比較陳舊的電路板，那麼就需要分批檢查阻抗；為此
，可以運行一個批處理設計規則檢查 (DRC)，一目了然地瀏覽阻抗超標情況。

通過規則管理來控製阻抗
，準確發現信號反射

要糾正整個電路板上的阻抗錯誤，Sigrity debuxianhoufangzhengongnengkeyizhuwomenyibizhili，yongyifenxizhenggedanduanhechafenhuliandezukang。tongshi，haikeyifaxianhulianxianshangtedingweizhidexinhaofanshe，ruguokonghuolianjieqiguoduchu。zaixiawenzhong，womenjiangjieshaoruheshiyong Allegro PCB layout 工具和 Sigrity 分析功能。

定義阻抗控製的規則

阻抗控製的目的是確保 PCB 上(shang)的(de)走(zou)線(xian)在(zai)每(mei)個(ge)互(hu)連(lian)中(zhong)的(de)幾(ji)何(he)形(xing)狀(zhuang)都(dou)是(shi)一(yi)致(zhi)的(de)。該(gai)方(fang)法(fa)適(shi)用(yong)於(yu)單(dan)端(duan)和(he)差(cha)分(fen)對(dui)布(bu)線(xian)。為(wei)此(ci)，需(xu)要(yao)遵(zun)循(xun)我(wo)們(men)的(de)高(gao)速(su)信(xin)號(hao)標(biao)準(zhun)來(lai)定(ding)義(yi)這(zhe)些(xie)約(yue)束(shu)規(gui)則(ze)，而(er)這(zhe)些(xie)信(xin)號(hao)標(biao)準(zhun)又(you)取(qu)決(jue)於(yu)所(suo)選(xuan)的(de)器(qi)件(jian)或(huo)設(she)計(ji)的(de)接(jie)口(kou)類(lei)型(xing)。

PCB 設計軟件的適應性很強
，確保用戶能夠定義任何物理和電氣規則，以符合可製造性設計 (DFM) 要求和信號標準。Allegro 提供的設計工具允許用戶使用 Allegro Constraint Manager（規則管理器）來定義所需的阻抗值和容差。此工具可在 Allegro PCB Designer 或 Allegro Sigrity SI 內訪問。

對四個阻抗控製網絡進行分析。

在接下來的例子中
，我們將討論如何定義和檢查現有 layout 中一組網絡的阻抗規則。如上圖所示，這四個要檢查的網絡是 DDR3 數據總線的一部分，定義的阻抗是 34 歐姆。此時，我們要檢查這些走線的阻抗是否在 JEDEC 標準的限製範圍內，以及在這些走線上是否會發生過度的信號反射。

定義規則

在開始定義規則之前，我們需要確定規則定義是針對單個網絡，還是針對一組網絡。Allegro PCB Designer 允許用戶將幾個網絡劃分到一個網絡組
，因此可以將同一組設計規則分配至整個網絡組。請注意，不是必須要將網絡分配到網絡組；一個網絡也可以有自己的設計規則和約束。所有設計規則都可以在 Allegro Constraint Manager 中訪問


、查看和編輯。

要訪問 Allegro Constraint Manager 並定義電路板中的約束規則，請在 Allegro Sigrity SI 中打開 .BRD 文件。單擊 Setup 菜單並找到 Constraints → Constraint Manager。打開 Constraint Manager 後，可以從屏幕左側的麵板上訪問基於網絡組和基於網絡的電氣規則。

要為一個網絡組設置阻抗規則，請打開 Electrical Constraint Set 選項，然後找到 Routing → Impedance。下圖是在該電路板上定義的兩個網絡組。這兩個網絡組都是 DDR3 接口的一部分，因此該接口上的走線阻抗應該設置為 34 歐姆。阻抗容差設置為 5%。

網絡組的阻抗規則。

我們要檢查的四條走線不屬於這些網絡組，但如有需要
，我們可以將這些走線分配到這些網絡組。另一種方法是在 Electrical Constraint Set 中為這些走線單獨定義阻抗規則。為此，隻需在 Constraint Manager 中向下滾動到電氣工作表中的 Net 部分。打開 Routing → Impedance 部分後，就可以查看所有的網絡以及它們屬於哪個網絡組。

如果我們想把一個網絡分配到電氣規則集
，隻需在 Referenced Electrical C Set yilanxiadakaixialacaidan
，xuanzesuoxudedianqiguizeji。xianzai
，womenyaobamubiaozukangzhifenpeidaoyaojianzhadegegewangluo。congxiatuzhongkeyikandao，mubiaozukangshezhiwei 34 歐姆，阻抗容差為 5%。定義目標阻抗值之後，我們就會看到相應的網絡被標記為紅色。如果該網絡沒有立即顯示標記
，隻需從工具欄運行設計規則檢查（在 Tools 菜單下選擇 Update DRC）。

各個網絡的阻抗規則。

在上圖中，這四個網絡被標記為了紅色
，因為它們的最小阻抗和/或平均阻抗超出了 34±5% 的範圍（32.3-35.7 歐姆）。Constraint Manager 顯示，阻抗範圍為 32.069-46.62 歐姆；這些值可能出現在這些網絡的任何位置。造成這種現象的原因包括與其他導體產生意外的寄生耦合
、走線寬度不一致，或在參考平麵的間隙上進行布線。

請注意，Allegro Constraint Manager 還支持為 PCB 定義其他幾種物理和電氣規則。物理規則包括焊盤和走線間距
，而電氣規則包括傳播延遲限製和返回路徑跟蹤。

確que定ding違wei反fan設she計ji規gui則ze的de網wang絡luo之zhi後hou，就jiu可ke以yi進jin一yi步bu了le解jie到dao底di是shi設she計ji的de哪na些xie部bu分fen導dao致zhi設she計ji規gui則ze超chao標biao。另ling一yi種zhong查zha看kan規gui則ze超chao標biao的de方fang法fa是shi使shi用yong工gong具ju菜cai單dan中zhong的de DRC Browser。gaigongjukeyixianshidianlubanzhongchaochushejiguizedezuobiao，bingzaibutongdeleibiezhongbiaojichujutideguizechaobiaoxiangmu。chaobiaoliebiaokenengrangrenyoudianyanhualiaoluan，danbubidanxin，Allegro 提供了可視化工具來顯示規則超標。這涉及到使用 layout 數據進行布線後仿真。

運行阻抗和反射仿真

現在，我們已經準備好糾正電路板中的阻抗失配，要完成此操作，可以使用 Allegro 中的信號完整性分析功能來發現阻抗變化並識別存在反射的位置。

在 Allegro 中打開電路板，點擊 Analyze 菜單

，並選擇 Workflow Manager 選項。隨後屏幕上會顯示幾個可供執行的分析，包括 Impedance Workflow 和 Reflection Workflow。

首先，選擇 Reflection Workflow 和要檢查的目標網絡。選擇目標網絡後
，點擊 Start Analysis
，開始仿真。仿真完成後，可以點擊 Reflection Vision查看熱圖，熱圖中標出了網絡上出現反射的位置。我們也可以點擊 Reflection Table 來查看具體的上衝/下衝值以及它們在電路板上的坐標。在本例中的電路板上處理的是 DDR 線路
，因此可以在 Reflection Table 中將這些值與 JEDEC 規範進行比較。

下圖是本例中四個網絡的反射結果。從圖中可以看到，反射主要發生在器件焊盤上。相應的值以紅色標記，並且隻產生了約 10 mV 的振鈴現象。在互連上很早就可以看到 30 mV 的振鈴，但用 Reflection Vision 工具不容易進行可視化
；需要雙擊阻抗表中的相應條目才能看到這些結果。

Reflection Workflow 結果。

沿著這些網絡出現了 30 mV 的振鈴
，它們發生在靠近走線的多個點附近
，相應的走線片段如之前的圖片所示。Impedance Workflow 分析有助於理解這些反射現象，它們是由沿互連線的阻抗變化而引起的，以可視化的方式查看會更為直觀。

要檢查阻抗變化，請選擇分析工具欄中的 Impedance Workflow 選項。選擇相同的網絡進行分析並運行仿真。選擇 Impedance Vision 選項，可以查看整個互連的阻抗
，同時也會顯示熱圖
，其中阻抗值以不同的顏色表示。

四個網絡的阻抗變化。

從圖中我們可以直接看到，阻抗從約 46 歐姆突然過渡到約 34 歐姆，和 Allegro Constraint Manager zhongxianshideshujuxiangtong。conghongsebufenhelansebufenzhijiandechangdubianhuakeyimingxiankanchuzheyidian。zheduiyingyuwangluozhongjuyoujiaogaoshangchongdequyu。xiayibushijiangxinhaoshangchonghezukangbianhuayuxinhaobiaozhunjinxingbijiao。zhexiewangluodehongsebufenduiying FPGA 上的 BGA 扇出部分
，所以要限製扇出部分的寬度，防止出現過度的信號反射和損失。

womenkeyicaiyongyushangwenxiangtongdefangzhenbuzhoulaijianzhadianlubanzhongdebutongwangluodui。zhixuxuanzewangluoduideliangduan，quebaozhenggedianlubandechafenzukangbaochiyizhi。duiyuchafendui，haixuyaojianzhashifoufuhechangdupipeirongcha，gairongchakeyizai Allegro Constraint Manager 中定義。然後可以使用 DRC Browser 來確定哪裏發生了長度失配的情況，布線工具可以對標準的長度匹配片段進行布線
，保持差分對同步。

(本文轉載自： Cadence楷登PCB及封裝資源中心微信公眾號)

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