使用虛擬實驗設計預測先進FinFET技術的工藝窗口和器件性能
發布時間：2023-01-11 責任編輯：lina
【導讀】負載效應 (loading) 的控製對良率和器件性能有重大影響，並且它會隨著 FinFET（鰭式場效應晶體管）器件工藝的持續微縮變得越來越重要[1-2]。當晶圓的局部刻蝕速率取決於現有特征尺寸和局部圖形密度時，就會發生負載效應。刻蝕工藝 loading dailaideqijianjiegoushangdeweixiaobianhuakenenghuiduiqijianlianglvhexingnengchanshengfumianyingxiang，liruzaiweizhaduojingguikeshiguochengzhong，youyukeshidefuzaixiaoying，kenenghuizaizhajiheqijiegoujiaochaquyuchanshengduojingguibianjiaocanliu，jinerzaocheng FinFET 結構的改變，並直接影響 FinFET 柵極的長度和電學性能。多晶矽邊角殘留對良率和器件性能的影響，包括可接受的殘留的尺寸大小，可使用 SEMulator3D® 提前預測。
負載效應 (loading) 的控製對良率和器件性能有重大影響，並且它會隨著 FinFET（鰭式場效應晶體管）器件工藝的持續微縮變得越來越重要[1-2]。當晶圓的局部刻蝕速率取決於現有特征尺寸和局部圖形密度時，就會發生負載效應。刻蝕工藝 loading dailaideqijianjiegoushangdeweixiaobianhuakenenghuiduiqijianlianglvhexingnengchanshengfumianyingxiang，liruzaiweizhaduojingguikeshiguochengzhong，youyukeshidefuzaixiaoying，kenenghuizaizhajiheqijiegoujiaochaquyuchanshengduojingguibianjiaocanliu，jinerzaocheng FinFET 結構的改變，並直接影響 FinFET 柵極的長度和電學性能。多晶矽邊角殘留對良率和器件性能的影響，包括可接受的殘留的尺寸大小，可使用 SEMulator3D® 提前預測。[3]
FinFET器件的多晶矽邊角殘留建模和工藝窗口檢查
多晶矽邊角殘留會在鰭片柵極交叉區域產生金屬柵極凸起。這些凸起可以在許多不同的 FinFET 節點上找到，多晶矽邊角殘留通常在偽柵多晶矽刻蝕工藝中形成[4-7]。
圖1：在不同高度生成的3D邊角殘留及其輪廓
我們在 SEMulator3D 中構建了一個使用 SRAM111 結構的 5nm logic 虛擬工藝模型，以研究多晶矽刻蝕殘留的行為。在這個模擬的多晶矽刻蝕工藝中，SEMulator3D 使用了圖形負載刻蝕來模擬多晶矽殘留輪廓。圖1（左）顯示了計算機生成的多晶矽殘留結構，不同高度（鰭片頂部、中部和底部）的多晶矽輪廓見圖1（右）。
在該模擬器件發生結構硬失效（如短路）之前，多大的多晶矽邊角刻蝕殘留是可以被接受的，可以通過在虛擬 DOE（實驗設計）中測試100種殘留寬度和高度的組合來研究這個問題。我們測量了虛擬製造過程中關鍵步驟的導體結構數量，作為了解器件中是否有短路或故障（如源漏外延與偽柵多晶矽之間的短路）的一個指標 。如果殘留物太大並使偽柵多晶矽與源漏外延層短接，那麼結構中導體結構 (net) 的數量將小於3。圖2所示的等高線圖包含不同殘留寬度和高度下的導體結構數量，綠色區域顯示，可以把器件源漏柵3個導體結構區分開的器件結構。考慮到殘留寬度和高度的潛在製造差異（可能分別為1.5nm和5nm），安全的工藝窗口需要往左下方做適當平移（如藍色虛線所示）。
圖2：包含不同殘留物寬度和高度下導體結構數量的等高線圖
多晶矽邊角殘留對FinFET器件性能的影響
使用可接受的多晶矽殘留（沒有硬失效）之後，我們模擬了器件電學性能。結果表明，較大的殘留實際上有益於開啟狀態下的驅動電流提升、關斷狀態下漏電流、亞閾值擺幅和漏致勢壘下降 (DIBL) 的減小。與無殘留的理想結構相比，它可以通過更高的開啟狀態電流 (108%) 和更低的關斷狀態漏電流 (50%) 提高器件性能。為了進一步了解該器件性能提升的機製，我們研究了存在較大殘留時鰭片底部的開啟和關斷狀態下的電流密度分布（見圖3）。
開啟狀態時，如果存在多晶矽殘留，通道長度會加大，殘留覆蓋了源極/漏極和柵極之間的部分串聯電阻區，從而使這個區域的串聯電阻減小，導致驅動電流增大；器qi件jian關guan斷duan時shi，源yuan極ji和he漏lou極ji之zhi間jian的de大da部bu分fen鰭qi片pian區qu域yu都dou可ke以yi由you柵zha極ji控kong製zhi。因yin此ci，當dang存cun在zai多duo晶jing矽gui殘can留liu時shi，源yuan極ji和he漏lou極ji之zhi間jian的de電dian阻zu較jiao高gao，並bing帶dai來lai較jiao低di的de關guan斷duan漏lou電dian流liu。
圖3：鰭片底部的通/斷態電流分布（上圖：無殘留，下圖：有殘留）
結論
本文中，我們使用了 Coventor SEMulator3D 來研究 5nm FinFET 工gong藝yi中zhong的de工gong藝yi窗chuang口kou以yi及ji多duo晶jing矽gui邊bian角jiao刻ke蝕shi殘can留liu對dui器qi件jian性xing能neng的de影ying響xiang。這zhe項xiang研yan究jiu幫bang助zhu我wo們men更geng好hao地di了le解jie不bu同tong偽wei柵zha多duo晶jing矽gui殘can留liu尺chi寸cun下xia可ke接jie受shou的de工gong藝yi窗chuang口kou和he相xiang關guan器qi件jian性xing能neng。我wo們men的de研yan究jiu表biao明ming，不bu必bi追zhui求qiu多duo晶jing矽gui邊bian角jiao殘can留liu的de最zui小xiao化hua，而er是shi可ke以yi通tong過guo控kong製zhi多duo晶jing矽gui殘can留liu的de尺chi寸cun，在zai不bu損sun失shi良liang率lv的de同tong時shi獲huo得de器qi件jian性xing能neng的de提ti升sheng。
參考資料：
[1] G. E. Moore, Electronics Magazine, vol. 38, no. 8, pp. 114-117, Apr 1965
[2] B. D. Gaynor et al, IEEE Transactions on Electron Devices, vol. 61, no. 8, pp. 2738-2744, Aug. 2014
[3] http://www.coventor.com/products/semulator3d
[4] TechInsights TSMC 12FFN FinFET teardown report
[5] TechInsights TSMC 10FF FinFET teardown report
[6] TechInsights SAMSUNG 10nm FinFET teardown report
[7] TechInsights TSMC 7FF FinFET teardown report
（來源：泛林集團）
免責聲明：本文為轉載文章，轉載此文目的在於傳遞更多信息，版權歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權問題，請聯係小編進行處理。
推薦閱讀：
- 噪聲中提取真值！瑞盟科技推出MSA2240電流檢測芯片賦能多元高端測量場景
- 10MHz高頻運行！氮矽科技發布集成驅動GaN芯片，助力電源能效再攀新高
- 失真度僅0.002%！力芯微推出超低內阻、超低失真4PST模擬開關
- 一“芯”雙電！聖邦微電子發布雙輸出電源芯片，簡化AFE與音頻設計
- 一機適配萬端：金升陽推出1200W可編程電源，賦能高端裝備製造
- 築基AI4S：摩爾線程全功能GPU加速中國生命科學自主生態
- 一秒檢測，成本降至萬分之一，光引科技把幾十萬的台式光譜儀“搬”到了手腕上
- AI服務器電源機櫃Power Rack HVDC MW級測試方案
- 突破工藝邊界，奎芯科技LPDDR5X IP矽驗證通過，速率達9600Mbps
- 通過直接、準確、自動測量超低範圍的氯殘留來推動反滲透膜保護
- 車規與基於V2X的車輛協同主動避撞技術展望
- 數字隔離助力新能源汽車安全隔離的新挑戰
- 汽車模塊拋負載的解決方案
- 車用連接器的安全創新應用
- Melexis Actuators Business Unit
- Position / Current Sensors - Triaxis Hall
