duoluxuanzeqishishujuxuanzeqidebiecheng。zaiduolushujuchuansongguochengzhong
，nenggougenjuxuyaojiangqizhongrenyiyiluxuanchulaidedianlu
，jiaozuoshujuxuanzeqi，yechengduoluxuanzeqihuoduolukaiguan。

　　

　　

典型的FPGA器件主要包含3類基本資源：可編程邏輯塊（configurablelogicblock
，CLB）
、布線資源和可編程輸入/輸出模塊。可編程邏輯塊四周被預製的布線資源通道包圍
，可編程輸入/輸出模塊分布在FPGA四周，除了上述3種資源以外，通常在FPGA中還包含塊RAM、乘法器等可選資源。

　　

在FPGA各種資源中，可編程邏輯塊是實現用戶功能的基本單元，每個可編程邏輯塊包含1個互連開關矩陣和4個SLICEs
，其中每個SLICE包括2個查找表（Look-Up-Table
，LUT）
、2個觸發器和一些多路選擇器。互連開關矩陣主要由不同長度導線和多個布線開關組成，典型的布線開關結構如圖1所示。

 

　

由圖1可見：每個布線開關由多路選擇器

、緩衝器和一些可編程的SRAM單元構成。其中多路選擇器是連接各布線軌道和可編程邏輯塊的橋梁，其結構對FPGA的性能和功耗都有較大的影響。根據多路選擇器所驅動的導線長度不同，FPGA中多路選擇器的規模從4選1到30選1不等。圖2所示為16選1的多路選擇器晶體管級電路結構。

 

　　

多路選擇器的左邊是 16 條輸入線，用於連接布線軌道或可編程邏輯塊等資源
，S1~S6 代表 6 個可編程SRAM 單元，通過配置 SRAM 單元的內容可以從 16條輸入線中選出 1 條作為有效輸入端，例如
，當 S1~S6存儲單元的存儲值為“000100”時，輸入線 I3被選擇中
，信號所經過的有效路徑如圖 2 中虛線所示。多路選擇器的主體部分是傳輸晶體管，由於 NMOS 晶體管載流子的遷移效率高
，電路速度快，因此，多路選擇器中的傳輸晶體管均采用 NMOS 晶體管實現。

　　

　　

常用的多路選擇器有4選1、8選1
、16選1等多種類型。下麵以4選1數據選擇器為例介紹數據選擇器的工作原理。根據前麵介紹的數據選擇器的功能，可以列出4選1數據選擇器的邏輯功能表
，如表5-7-1所示。其中D0～D3為數據輸入端，A0
、A1為數據選擇端。

 

　　

由邏輯功能表可以寫出輸出與輸入之間的表達式為

 

　　

由邏輯表達式畫出4選1數據選擇器邏輯電路2所示。

 

　　

74LS153是一種集成的雙4選1數據選擇器邏輯器件。圖3所示為74LS153的邏輯電路圖和框圖。

 

　　

由圖3（a）可知，74LS153的邏輯電路中包含兩個4選1數據選擇器，它們的數據輸入端分別為D10、D11、D12
、D13和D20、D21、D22、D23，數據輸出端分別為Y1和Y2。它們有公共的地址選擇輸入端A0、A1。除此之外，還各自有有一個使能控製端
 

 

由圖3（a）可以寫出輸入與輸出之間的邏輯函數式為

 

　　

由式（2）可以看出，隻有當使能控製端

 

時，數據選擇器才能正常工作
，否則數據輸出端鎖定在低電平。故使能控製端為低電平有效。

　　

74LS153的邏輯功能表如表2所示。

　　

表2 74LS153的邏輯功能表

　

　

　　

可以用多片少數據輸入的數據選擇器設計多數據輸入的多路選擇器。

　　

例1：用74LS153設計一個8選1的數據選擇器。

　　

解：74LS153是一個雙4選1多路選擇器。有兩個公用的地址選擇輸入端，8個數據輸入端。8選1數據選擇器需要3個地址輸入端（23=8）
，因此需要用使能控製端來補充地址輸入端的不足。用雙4選1數據選擇器芯片74LS153設計的8選1數據選擇器的電路如圖4所示。

 

　　

當A2=0時，上邊的4選1數據選擇器工作
，根據地址輸入端A0、A1的狀態


，輸出端Y1選擇輸出D0～D3
，此時Y2=0，故Y=Y1；當A2=1時

，下邊的4選1數據選擇器工作，根據地址輸入端A0、A1的狀態，輸出端Y2選擇輸出D4～D7，此時Y1=0，故Y=Y2。邏輯函數式為

 

　　

也可以添加使能控製端對所接成的8選1數據選擇器的工作狀態進行控製。添加使能控製端的8選1數據選擇器的電路如圖5所示。

 

　　

由圖5可知
，當=0時
，8選1數據選擇器正常工作；當=1時
，8選1數據選擇器的輸出被鎖定在低電平。

　　

　　

由表2可知
，具有兩位地址輸入A0
、A1的4選1數據選擇器，當使能控製端=0時，輸出與輸入之間的邏輯關係式為

 

　　

若將A0、A1作為兩個輸入變量，同時令D0～D3為第三個變量的適當狀態（包括原變量
、反變量
、0和1）
，就可以用4選1數據選擇器實現任何形式的三變量組合邏輯函數。

　　

同理，用由n位地址輸入端的多路選擇器可以實現任何形式的變量數不大於n+1的組合邏輯函數。

　　

例2：用4選1數據選擇器實現以下組合邏輯函數：

 

　　

解：將式（4）化成與式（5）相對應的形式：

 

　　

將式（6）與式（4）比較可知，隻要令數據選擇器的數據輸入端為

 

　　

則多路選擇器的輸出就是所要表達的組合邏輯函數。

　　

　　

設計一個二位4路選擇器，由於選擇器使用條件觸發的方法對應真值表進行匹配輸出與輸入，因此可以聯想到在C程序設計中的條件語句“If”和“Case”兩種，那麼這兩種設計從硬件的角度出發有什麼不同呢？

　　

 

　　

為了區別兩種設計的不同，可以查看ISE提供的綜合報告，操作如下：

 

　　

 

　　

使用Case條件語句 使用IF條件語句

　　

由綜合報告查看可知，if語句運用的元器件多於case語句運用的元器件，同時
，if語句中每一個分支之間具有優先級（串行）
，得到類似級聯的結構；而case語句所有分支處於同一優先級（並行）
，綜合可以得到一個多路選擇器。因此
，對於設計多路選擇器而言，if語句所造成的延時往往比case語句的大，所以對於多路選擇器而言，運用case語句的效果會更好。

　　

Case語句下可能出現鎖存器。注釋case條件下的case語句塊的某一行可以得到不完整的case語句下的2位四路選擇器。由不完整case語句下的2位四路選擇器可知：由於case語(yu)句(ju)所(suo)有(you)分(fen)支(zhi)處(chu)於(yu)同(tong)一(yi)優(you)先(xian)級(ji)，所(suo)以(yi)當(dang)條(tiao)件(jian)不(bu)完(wan)整(zheng)時(shi)
，對(dui)於(yu)處(chu)理(li)結(jie)果(guo)，它(ta)不(bu)取(qu)決(jue)於(yu)語(yu)句(ju)的(de)先(xian)後(hou)順(shun)序(xu)，隻(zhi)取(qu)決(jue)於(yu)待(dai)處(chu)理(li)信(xin)號(hao)

，而(er)處(chu)理(li)結(jie)果(guo)為(wei)與(yu)待(dai)處(chu)理(li)信(xin)號(hao)相(xiang)差(cha)1’b1的信號的處理結果，在這一條件下相當於與待處理信號相差1’b1的信號的處理結果得到了鎖存，鎖存器因此產生。

　　

對與鎖存器而言
，鎖存器在待處理信號存在Glitch的情況下
，可能會對Glitch產(chan)生(sheng)鎖(suo)存(cun)，從(cong)而(er)導(dao)致(zhi)鎖(suo)存(cun)出(chu)現(xian)嚴(yan)重(zhong)錯(cuo)誤(wu)，是(shi)目(mu)標(biao)信(xin)號(hao)處(chu)理(li)結(jie)果(guo)與(yu)預(yu)期(qi)目(mu)的(de)產(chan)生(sheng)極(ji)大(da)的(de)偏(pian)差(cha)，因(yin)此(ci)鎖(suo)存(cun)器(qi)存(cun)在(zai)不(bu)穩(wen)定(ding)因(yin)素(su)，所(suo)以(yi)在(zai)使(shi)用(yong)鎖(suo)存(cun)器(qi)時(shi)，要(yao)牢(lao)記(ji)優(you)先(xian)消(xiao)除(chu)待(dai)處(chu)理(li)信(xin)號(hao)的(de)Glitch。

　　

　　

initial begin　　

// Initialize Inputs　　

d0 = 0;　

d1 = 1;

d2 = 2;

d3 = 3;

select = 0;

#100;

select = 1;

#100;

select = 2;

#100;

select = 3;

#100;

// Add stimulus here

end

　　

 

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