時鍾走線與信號擺幅

 

PCB shangdezouxianleisiyuditonglvboqi
，dangshizhongxinhaoyanzhezouxianchuanshushi，huizaochengshizhongxinhaoshuaijian，bingqiemaichongyandeshizhensuixianchangzengjia。genggaodeshizhongxinhaopinlvhuidaozhishuaijian、失真和噪聲增加

，但不會增加抖動
，在低壓擺率時抖動最大（圖 1），一般使用高壓擺率的時鍾沿。為了實現高質量的時鍾，要使用高擺幅時鍾信號和短時鍾 PCB 走線
；由時鍾驅動的器件應該盡可能靠近時鍾分配器件放置。

 

圖 1. ADCLK925 的均方根抖動與輸入壓擺率的關係

 

ADCLK954² 時鍾扇出緩衝器和 ADCLK914³ 超快時鍾緩衝器就是兩款此類時鍾分配器件。ADCLK954 包括 12 個輸出驅動
，可以在 50-Ω的負載上驅動全擺幅為 800-mV 的 ECL（發射極耦合邏輯）或者 LVPECL（低壓正 ECL）信號，形成 1.6 V 的總差分輸出擺幅
，如圖2 所示。它可以在4.8 GHz 反轉率下工作。ADCLK914 可以在 50-Ω負載上驅動 1.9 V 高壓差分信號 (HVDS)，形成 3.8 V 的總差分輸出擺幅。ADCLK914 具有7.5-GHz 的反轉率。

 

當驅動 DAC 時，時鍾分配器件應該盡可能靠近 DAC 的時鍾輸入放置
，這樣，所需的高壓擺率、高幅度時鍾信號才不會引起布線困難、產生 EMI 或由電介質和其它損耗造成減弱。值得注意的是，走線的特性阻抗(Z₀)會隨走線尺寸（長度、寬度和深度）而變化；驅動器的輸出阻抗必須與特性阻抗匹配。

 

圖2. 采 用 3.3V 電 源供電時 ADCLK954 時 鍾緩衝器的輸出波形

 

輸出端接

 

時shi鍾zhong信xin號hao衰shuai減jian會hui增zeng加jia抖dou動dong，因yin此ci對dui驅qu動dong器qi輸shu出chu的de端duan接jie很hen重zhong要yao
，這zhe可ke以yi避bi免mian信xin號hao反fan射she，並bing可ke通tong過guo相xiang對dui較jiao大da的de帶dai寬kuan實shi現xian最zui大da能neng量liang傳chuan輸shu。確que實shi，反fan射she可ke以yi造zao成cheng下xia衝chong和he過guo衝chong
，嚴yan重zhong降jiang低di信xin號hao和he整zheng體ti時shi鍾zhong的de性xing能neng，或huo者zhe在zai極ji端duan情qing況kuang下xia
，可ke能neng會hui損sun壞huai接jie收shou器qi或huo驅qu動dong器qi。反fan射she因yin阻zu抗kang不bu匹pi配pei而er引yin起qi
，在zai走zou線xian沒mei有you適shi當dang端duan接jie時shi發fa生sheng。由you於yu反fan射she係xi數shu本ben身shen具ju有you高gao通tong特te性xing，因yin此ci這zhe對dui具ju有you快kuai速su上shang升sheng和he下xia降jiang時shi間jian的de高gao速su信xin號hao更geng重zhong要yao。反fan射she脈mai衝chong與yu主zhu時shi鍾zhong信xin號hao相xiang疊die加jia，削xue弱ruo了le時shi鍾zhong脈mai衝chong。如ru圖tu3 所示
，它對上升沿和下降沿增加了不確定的延時或者抖動，從而影響時鍾信號的邊沿。

 

圖3. 由端接不當引起的反射信號抖動

 

端接不當使回聲的幅度隨著時間而變化，因此∆t 也(ye)會(hui)隨(sui)時(shi)間(jian)變(bian)化(hua)。端(duan)接(jie)的(de)時(shi)間(jian)常(chang)數(shu)也(ye)會(hui)影(ying)響(xiang)回(hui)聲(sheng)脈(mai)衝(chong)的(de)形(xing)狀(zhuang)和(he)寬(kuan)度(du)。基(ji)於(yu)以(yi)上(shang)原(yuan)因(yin)
，反(fan)射(she)引(yin)起(qi)的(de)附(fu)加(jia)抖(dou)動(dong)，從(cong)形(xing)狀(zhuang)看(kan)類(lei)似(si)增(zeng)加(jia)經(jing)典(dian)抖(dou)動(dong)的(de)高(gao)斯(si)特(te)性(xing)。為(wei)了(le)避(bi)免(mian)抖(dou)動(dong)和(he)時(shi)鍾(zhong)質(zhi)量(liang)降(jiang)低(di)的(de)不(bu)利(li)影(ying)響(xiang)，需(xu)要(yao)使(shi)用(yong)表(biao) 1 中總結的恰當信號端接方法。Z₀ 是傳輸線的阻抗； Z_OUT 是驅動器的輸出阻抗， Z_IN 是接收器的輸入阻抗。顯示CMOS 和 PECL/LVPECL電路。

 

表1. 時鍾端接

 

參考電路

 

¹www.analog.com/en/products/clock-and-timing/clock-generation-distribution.html.

 

²www.analog.com/en/clock-and-timing/clock-generation-and-distribution/adclk954/products/product.html.

 

³www.analog.com/en/clock-and-timing/clock-generation-and-distribution/adclk914/products/product.html.

 

 

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