【導讀】在zai係xi統tong定ding義yi和he規gui劃hua時shi，虛xu擬ni原yuan型xing可ke以yi用yong來lai分fen析xi架jia構gou設she計ji決jue策ce可ke能neng產chan生sheng的de影ying響xiang，將jiang係xi統tong的de功gong能neng性xing和he非fei功gong能neng性xing要yao求qiu轉zhuan化hua為wei係xi統tong的de物wu理li硬ying件jian屬shu性xing，包bao括kuo裸luo片pian的de目mu標biao工gong藝yi、麵積大小以及不同組成芯片的組裝要求等。根據不同的解決方案
，選擇不同的chiplets和堆疊架構
，進行早期的分析驅動的架構探索和優化迭代
，包括電氣可靠性、散熱、良率分析、應力分析等等。從而可以基於目標係統的指標定義

，確定係統的瓶頸所在——性能、功耗
、存儲容量/帶寬、麵積/體積、成本以及上市時間等，逐步建立和完善各類分析模型
，使得整個係統最終定型。

前言

Chiplet多duo芯xin片pian係xi統tong將jiang多duo個ge裸luo芯xin片pian集ji成cheng在zai單dan個ge封feng裝zhuang中zhong，這zhe對dui於yu係xi統tong架jia構gou的de設she計ji來lai說shuo增zeng加jia了le新xin的de維wei度du和he複fu雜za性xing，多duo芯xin片pian係xi統tong的de設she計ji貫guan穿chuan著zhe係xi統tong級ji協xie同tong設she計ji分fen析xi方fang法fa。

在zai係xi統tong定ding義yi和he規gui劃hua時shi，虛xu擬ni原yuan型xing可ke以yi用yong來lai分fen析xi架jia構gou設she計ji決jue策ce可ke能neng產chan生sheng的de影ying響xiang，將jiang係xi統tong的de功gong能neng性xing和he非fei功gong能neng性xing要yao求qiu轉zhuan化hua為wei係xi統tong的de物wu理li硬ying件jian屬shu性xing

，包bao括kuo裸luo片pian的de目mu標biao工gong藝yi、麵積大小以及不同組成芯片的組裝要求等。根據不同的解決方案
，選擇不同的chiplets和堆疊架構，進行早期的分析驅動的架構探索和優化迭代，包括電氣可靠性、散熱、良率分析、應力分析等等。從而可以基於目標係統的指標定義
，確定係統的瓶頸所在——性能
、功耗、存儲容量/帶寬
、麵積/體積、成本以及上市時間等
，逐步建立和完善各類分析模型
，使得整個係統最終定型。

芯和半導體的3DIC Compiler（以下簡稱“3DICC”）設計平台，全麵支持chiplet多芯片係統2.5D/3D集成設計和仿真。本文介紹如何在3DICC設計平台實現基於虛擬原型實現多芯片架構探索。整個流程包含chiplets虛擬原型和頂層創建、布局堆疊規劃、Bump/TSV設計規劃、PG網絡規劃和係統早期EMIR&Thermal分析等。

案例介紹

圖1：多芯片係統3D架構探索、布局、分析和迭代

1. Chiplets虛擬原型和頂層創建

創建chiplets虛擬原型，包含長寬尺寸和信號接口規劃。

圖 2 ：虛擬芯片原型創建

創建虛擬頂層網表
，建立芯片間互連關係
，包含多芯片係統的所有實例和互連，但不會產生用於生產製造的實際GDS。

圖3：虛擬頂層網表創建

2. 布局堆疊規劃

Chiplet多芯片係統架構和布局規劃有諸多因素需要考量，如chiplets和IP選擇

、接口協議和類型、裸片是並排放置還是垂直堆疊等等，選擇的確定取決於目標應用在功耗、性能
、功能、成本和散熱等方麵的要求。

3DICC對於係統的架構布局支持多種芯片堆疊方式，如face-to-face、face-to-back等，在布局探索過程中，這些都可以從2D和3D的視圖進行交互式設計
，快捷直觀。

圖4：堆疊布局探索

3.Bump/TSV設計規劃

在chiplets的架構探索和設計階段，需要完成係統級Floorplan和各個層次的bump planning。

對於ubump、TSV、C4 bump的設計，3DICC支持多種規劃方式，包括CSV
、Excel表格以及圖形界麵陣列設計等，可以根據實際的設計條件和需求，選擇適合的方式進行。例如：

Die1：已有Excel表格類型IO信息，導入文件自動創建。

圖 5：導入excel格式的bump map

Die2：已有CSV格式IO信息，導入文件自動創建。

圖6：FanOut設計頂層創建

Die3：隻有IO信號列表，可以設定區域和pattern創建，也可以由工具基於信號接口關係自動分布創建。

圖7：設定區域和pattern創建bump陣列

圖8：工具自動分布創建bump陣列

4.PG網絡規劃和係統早期EMIR&Thermal分析

3DICC可以快速建立不同類型和pattern的PG網絡，用於支持原型階段的EMIR和Thermal建模分析。這些結果為PG網絡
、bump/TSV陣列
、芯片熱功耗、芯片堆疊方式等設計選擇確定提供了必要的數據支持，推進架構探索設計迭代優化。

圖9：PG網絡實現

圖10：EMIR&Thermal分析示例

總結

與單片係統相比，chiplet多芯片係統在架構定義階段
，必須通過功能架構、物(wu)理(li)架(jia)構(gou)的(de)協(xie)同(tong)假(jia)設(she)和(he)優(you)化(hua)，從(cong)整(zheng)個(ge)係(xi)統(tong)的(de)角(jiao)度(du)進(jin)行(xing)設(she)計(ji)和(he)驗(yan)證(zheng)，問(wen)題(ti)越(yue)早(zao)發(fa)現(xian)，就(jiu)越(yue)有(you)可(ke)能(neng)做(zuo)出(chu)有(you)影(ying)響(xiang)力(li)的(de)改(gai)變(bian)來(lai)優(you)化(hua)整(zheng)個(ge)係(xi)統(tong)。通(tong)常(chang)來(lai)說(shuo)，有(you)價(jia)值(zhi)的(de)設(she)計(ji)數(shu)據(ju)通(tong)常(chang)要(yao)到(dao)設(she)計(ji)流(liu)程(cheng)的(de)後(hou)期(qi)才(cai)能(neng)獲(huo)得(de)，而(er)借(jie)助(zhu)虛(xu)擬(ni)原(yuan)型(xing)技(ji)術(shu)，開(kai)發(fa)者(zhe)可(ke)以(yi)更(geng)好(hao)地(di)掌(zhang)控(kong)功(gong)耗(hao)和(he)性(xing)能(neng)
，同(tong)時(shi)仍(reng)可(ke)以(yi)在(zai)設(she)計(ji)過(guo)程(cheng)中(zhong)做(zuo)出(chu)修(xiu)正(zheng)和(he)優(you)化(hua)，從(cong)而(er)規(gui)劃(hua)出(chu)係(xi)統(tong)的(de)理(li)想(xiang)藍(lan)圖(tu)。

3DIC Compiler提供的基於虛擬原型實現多芯片架構探索，對於多芯片係統的可行性、可優化性和可實現性等方麵提供了有效且高效的功能支持。

(文章來源：芯和半導體)

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