【導讀】新一代即插即用的數字D類音頻放大器的性能遠遠優於傳統的模擬D類放大器。更重要的是
，數字D類放大器還具有低功耗、低複雜性
、低噪聲和低成本的優勢。

電子產品生產商通常使用不帶濾波器的高效率模擬D類放大器來滿足手機、平板電腦
、家用監控和智能音箱中便攜揚聲器的功率需求。這些D類放大器可直接連接到電池，以盡可能地降低損耗並減少組件數量。這些放大器還可實現大於80dB的電源抑製比，這對於避免GSM通訊的217Hz幹擾來說非常重要。

模擬D類放大器一般需要在處理器側使用DAC和線路驅動放大器（圖1），這會增加芯片成本和功耗，並導致揚聲器的輸出噪聲。這種D類放大器還要求良好的電路板布局設計，以避免信號耦合到模擬電路而導致性能下降。

圖1.使用模擬D類放大器的常規係統。處理器側的DAC和線路驅動放大器會增加成本
、功耗和揚聲器輸出噪聲。

數字D類音頻放大器則不需要特殊的電路板布局設計。這些單通道D類放大器可以放置在電路板上的較遠位置，以最大限度地減少電池和揚聲器負載之間的走線。這些放大器不需要模擬D類放大器所必需的DAC和線路驅動放大器，可以降低尺寸和成本，設計更為簡單。

簡化係統設計

大多數數字放大器接收脈衝編碼調製（PCM）或I2S數據輸入時
，需要三根連接線：BCLK、LRCLK和DIN。PCM格式的輸入不需要在處理器側使用調製器或對數據進行上采樣（圖2）。較早的PCM輸入的放大器需要幹淨的主時鍾（ MCLK）以生成無抖動的采樣時鍾，而較新的PCM輸入的放大器
，如MAX98357
、MAX98360和MAX98365等，則不再需要MCLK輸入
，因此引腳數、功耗和電路複雜度都大大降低。

圖2.PCM輸入的數字D類放大器係統隻需要使用三根連接線，而且處理器側不需要調製器或對數據進行上采樣。

較早的數字放大器提供可調的采樣速率和/或(huo)位(wei)深(shen)度(du)
，因(yin)此(ci)在(zai)某(mou)些(xie)情(qing)況(kuang)下(xia)需(xu)要(yao)對(dui)放(fang)大(da)器(qi)進(jin)行(xing)複(fu)雜(za)的(de)編(bian)程(cheng)。新(xin)一(yi)代(dai)的(de)數(shu)字(zi)放(fang)大(da)器(qi)則(ze)可(ke)以(yi)自(zi)動(dong)檢(jian)測(ce)各(ge)種(zhong)采(cai)樣(yang)速(su)率(lv)和(he)位(wei)深(shen)度(du)
，支(zhi)持(chi)自(zi)動(dong)配(pei)置(zhi)
，無(wu)需(xu)任(ren)何(he)編(bian)程(cheng)。

在多通道的實現方案中，數字D類音頻放大器可以減少電路板上的外圍電容和布線。PCM輸入隻需要BCLK、LRCLK和DIN三根連接線就可以輸出立體聲或8通道的TDM數據。而相比之下，模擬D類放大器一般需要兩個差分輸入信號共四根連接線，還需要額外的交流耦合電容（見圖1和圖2）。

大多數數字放大器同時需要較低的數字電源電壓（1.8V）和較高的揚聲器電源電壓（2.5V至5.5V）。但是使用MAX98357和MAX98360等單電源供電的D類放大器可以簡化電路設計並減少元件數量。MAX98365可以采用3.0V至5.5V的單電源供電，也可以采用1.8V至5.5V和3.0V至14.0V的雙電源供電。數字輸入的邏輯電平獨立於器件的電源電壓，輸入邏輯電平可以是1.2V至5.5V之間的任何值
，無需邏輯電平轉換器。

抖動容差和時鍾發生

數字D類音頻放大器通常麵臨時鍾抖動的新挑戰。為了獲得良好的音頻質量，大部分數字輸入放大器要求相當低的BCLK或MCLK的時鍾抖動。數據手冊通常不會具體給出抖動容差的數值，如果給出，典型值約為200ps的均方根抖動。較高的時鍾抖動通常會降低放大器的動態範圍或滿量程THD+N性能。

在許多係統中，處理器的基準振蕩器頻率不是BCLK的簡單倍數，因此為放大器提供低抖動的時鍾並不容易。例如，13MHz是GSM電話的常見晶振頻率
、27MHz則通常用於視頻解決方案，這些基準頻率都不是44.1kSPS或48kSPS的音頻采樣速率的簡單倍數。因此，係統通常采用複雜的小數N分頻鎖相環來生成音頻專用的時鍾。在某些情況下

，該解決方案需要單獨的音頻基準振蕩器
，這會增加係統複雜性和物料成本。

另ling一yi種zhong更geng好hao的de解jie決jue方fang案an是shi使shi用yong能neng容rong忍ren高gao時shi鍾zhong抖dou動dong而er不bu降jiang低di音yin頻pin性xing能neng的de數shu字zi放fang大da器qi。這zhe種zhong放fang大da器qi可ke降jiang低di係xi統tong的de複fu雜za性xing。在zai最zui簡jian單dan的de情qing況kuang下xia，可ke以yi使shi用yong跳tiao周zhou期qi時shi鍾zhong來lai產chan生shengBCLK，但這會產生異常高的抖動。如果跳過13MHz的基準時鍾周期產生6.144MHz的BCLK（48kSPS × 128OSR），則峰值抖動可達38.4ns，均方根抖動可達22.2ns（圖3）
，這比大多數DAC所能承受的抖動還要高出兩個數量級。

圖3.來自於25MHz時鍾跳周期生成的12.288MHz MCLK

然而

，新型的D類音頻放大器即使在這樣的時鍾抖動下仍具備大於103dB的動態範圍性能。跳周期時鍾可通過處理器上的邏輯門電路來生成。新器件不需要鎖相環解決方案必需的振蕩器或環路濾波器。參見圖4。

圖4.小數N分頻鎖相環與跳周期時鍾實現

抖動容差測試結果

測試結果表明，使用跳周期時鍾時
，MAX98357


、MAX98360和MAX98365的動態範圍不會降低。此時
，器件的動態範圍性能比120dB的DAC還高出20dB。Σ-Δ型DAC抖動容差的更多詳細數據可參見參考文章1。

圖5.動態範圍下降，跳周期時鍾抖動為11.5ns rms

結語

數字無濾波D類音頻放大器支持簡單的電路實現
，無需額外的I2C編程、MCLK輸入、電平轉換器和EMI濾波器，具有高效率
、低EMI和高輸出功率的特色。MAX98357和MAX98360采用WLP或QFN封裝

，輸出功率可達3.2W。MAX98365采用WLP封裝，輸出功率可達17.6W。

參考資料

1Matt Felder, Patrick Gallagher, and Brian Donoghue. “Analyzing Audio DAC Jitter Sensitivity.” EDN Network, September, 2012.

關於ADI公司

Analog Devices, Inc. (NASDAQ: ADI)是全球領先的半導體公司
，致力於在現實世界與數字世界之間架起橋梁，以實現智能邊緣領域的突破性創新。ADI提供結合模擬、數字和軟件技術的解決方案，推動數字化工廠、汽車和數字醫療等領域的持續發展，應對氣候變化挑戰，並建立人與世界萬物的可靠互聯。ADI公司2022財年收入超過120億美元
，全球員工2.4萬餘人。攜手全球12.5萬家客戶，ADI助力創新者不斷超越一切可能。更多信息，請訪問www.analog.com/cn。

關於作者

Matt Felder於2009年加入ADI公司，擔任模擬設計工程師。他的工作範圍包括音頻DAC
、音頻ADC、多通道SAR ADC、音頻放大器、視頻DAC、FM無線電接收器和電池充電器。Matt是IEEE的高級會員，持有47項已發布的專利。他擁有德克薩斯農工大學的電氣工程學士學位和德克薩斯大學奧斯汀分校的電氣工程碩士學位。

作者：ADI傑出工程師Matt Felder

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