現代監控係統的架構如圖1所示
，它包括三個基本功能：

 

● 射頻/微波調諧器

● 數字化儀，ADC及相關的放大器和緩衝器

● 快速傅裏葉變換和數字信號處理

 

很多情況下
，高速ADC性能——從模擬域到數字域的轉換——成為係統的限製因素。 盡管最大限度降低成本和係統尺寸始終極其重要

，但係統設計人員還必須關注如何最佳地平衡提高瞬時監控帶寬的需求（以便最大限度提高攔截概率），以及如何將帶內高功率信號降低係統靈敏度的影響減至最少。

 

表1： 高線性度低速ADC與過去和現在的GSPS ADC的對比

 

關於如何達到係統指標和已確定的取舍要求，ADC的采樣速率和無雜散動態範圍(SFDR)通常是影響決策的兩大主要因素。轉換器的采樣速率決定奈奎斯特頻段，進而決定個別轉換器的最大可觀測帶寬；SFDR決定可檢測的信號電平。雖然噪聲頻譜密度可能也需要考慮
，但在多數情況下，ADC的(de)噪(zao)底(di)遠(yuan)低(di)於(yu)雜(za)散(san)水(shui)平(ping)，而(er)且(qie)從(cong)係(xi)統(tong)運(yun)行(xing)角(jiao)度(du)看(kan)，數(shu)字(zi)化(hua)過(guo)程(cheng)中(zhong)產(chan)生(sheng)的(de)雜(za)散(san)與(yu)頻(pin)譜(pu)中(zhong)進(jin)行(xing)數(shu)字(zi)化(hua)的(de)低(di)功(gong)率(lv)信(xin)號(hao)難(nan)以(yi)區(qu)分(fen)。因(yin)此(ci)，係(xi)統(tong)的(de)靈(ling)敏(min)度(du)與(yu)SFDR直接相關，這樣檢測到假目標的可能性最低。

 

例如
，考慮對兩個連續波(CW)信號進行數字化處理
，信號A是一個滿量程輸入，信號B的功率則低得多。作為目標信號的信號B與數字化信號A所產生的雜散可能難以區別

，因為二者的電平相似。 所以，信號B可能低於係統的檢測電平，不會被標示為目標信號。

 

圖1： 監控係統基本架構

 

諸如此類的限製表明：利用具有超高線性度的ADC可實現最佳檢測電平，但高線性度傳統上是通過犧牲ADC采樣速率來實現的。為了方便討論，本文考慮一個通用電子監控係統，但類似的係統架構權衡也適用於電子情報(ELINT)、信號情報(SIGINT)和通信情報(COMINT)。此類係統一般有三種不同係統架構可供考慮（參見圖2）。

 

圖2A所示為最簡單的係統。 采用高線性度ADC，例如ADI公司的AD9265（其在70 MHz中頻輸入時具有93 dBc的SFDR和79 dBFS的信噪比(SNR)，這種架構可提供出色的靈敏度和檢測性能

，但最大采樣速率隻有125 MSPS。這是以瞬時帶寬為代價而獲得的，不考慮抗混疊濾波器時的最大瞬時帶寬為62.5 MHz

，通常要降低到40 MHz或更低。 係統中隻有一個轉換器，係統成本很低
，但射頻調諧器不得不以40 MHz的步幅掃描整個射頻帶寬，這會降低攔截某些信號的概率。

 

為了提高帶寬，一種顯而易見的方法是交錯使用多個高線性度、低采樣速率的轉換器
，將其連接到單個寬帶射頻調諧器（圖2B）
，從而提高有效采樣速率和瞬時帶寬。 例如
，若交錯使用8個AD9265 ADC，總有效采樣速率將達到1 GSPS，支持的瞬時帶寬接近500 MHz。 射頻調諧器隻需以500 MHz的步幅掃描，因此射頻頻譜的偵測速度會快得多，攔截目標信號（尤其是捷變信號）的概率更高。另外，係統僅使用一個射頻調諧器
，與圖2A相比
，成本增加有限。

 

雖然這確實給射頻調諧器帶來更多難題（更寬的帶寬帶來的難題是要保持與前述架構相似的IP3和噪聲性能），但這種方法的主要不足是交錯ADC方麵。 各轉換器在增益、直流失調和相位方麵的失配，需要通過校準從係統中消除或利用數字信號處理加以管理
，但即便這樣，SFDR、噪底或帶寬通常也會有一定的下降，導致此架構性能降低。 對於監控帶寬內的超高功率信號，係統可能不太敏感，使問題進一步惡化。 500 MHz頻段任意地方的這種信號都要求降低射頻和中頻增益
，從而限製了低功率信號的攔截概率。

 

最高性能的架構如圖2C所示
，其中實現了多個並行射頻與數字化儀子係統，如果同樣使用AD9265，則可以同時觀測到多個相鄰40MHz頻段。 讓每個子係統偏移大約40 MHz（需要一些交疊）
，keyitigaoshunshidaikuan，danhenxianran，zheshiyixitongchengbenweidaijia
，xitongchengbenyushunshidaikuanchengzhengbi。yujiaocuofangfaxiangbi，zhezhongjiagoudehaochushiwuxutongguoxiaozhunhuoshuzixinhaochulilaixiaochujiaocuoyinqidezasan。 此外，該係統抑製高功率阻塞或幹擾的能力更強，因為各40 MHz頻段的射頻/中頻增益可以獨立設置。

 

圖2： 監控係統架構選項

 

上述係統架構已在當今各種係統中采用，但如圖中所示，每種架構在性能、成本
，還有可能是尺寸上存在限製。然而，最新的GSPS ADC可能很快就會打破現狀
，這種ADC具備更高的線性度和嵌入式數字信號處理特性。AD9625和AD9680等新型ADC提供1.25 GSPS到2.5 GSPS的采樣速率
，SFDR高達85 dBc。

 

GSPS ADC的線性度比不上低采樣速率的器件
，但可以看出，差距正在縮小。使用單個GSPS ADC就能實現圖2B所suo示shi的de架jia構gou
，同tong時shi不bu會hui有you交jiao錯cuo帶dai來lai的de缺que點dian。此ci外wai
，更geng高gao的de線xian性xing度du可ke提ti高gao檢jian測ce靈ling敏min度du，並bing將jiang幹gan擾rao和he阻zu塞sai的de影ying響xiang降jiang至zhi最zui小xiao
，縮suo小xiao這zhe種zhong架jia構gou與yu圖tu2中圖2C所示係統的性能差距，而且成本更低，尺寸更小。

 

raner，suiranzheyifangmiannengcuchengxinxitongjiagoudechuxian，danzhexiexinqijiangengjidongrenxindefangmianshitamenhainengzaizhuanhuanqidemoshuzhuanhuanjizhihoushixianshuzixinhaochuligongneng。65 nm CMOS工藝支持在轉換器中實現更高速度的數字信號處理。例如，AD9625和AD9680均實現了數字下變頻(DDC)功能
，因而高速ADC可動態改變帶寬——從全帶寬到1,000MHz以上的數字化奈奎斯特頻段內的可選子頻段。在圖3所示的架構中
，2.5 GSPS、12位ADC AD9625帶有嵌入式DSP選項。

 

在寬帶模式下
，這種ADC支持以1 GHz步幅監控射頻頻譜，以便快速評估射頻圖景。 一旦確定目標信號
，便可將此數據引導至DDC。DDC使用數字控製振蕩器(NCO)和濾波級，可從轉換器奈奎斯特頻段內的任何地方選擇一個頻段，並進行8倍或16倍的數字抽取
，從而進一步抑製噪底。雖然這一功能可以在器件中轉換器之後的數字信號處理級中輕鬆實現，但在ADC本身中執行有助於降低ADC的輸出數據速率，更重要的是，可以降低傳輸功耗。因此
，使用DDC時，係統功耗顯著降低。

 

圖3： 帶可選且可旁路嵌入式數字下變頻器的2.5 GSPS ADC

 

航空航天和防務係統持續重視縮減尺寸、重量和功耗(SWaP)

，隨著GSPS領(ling)域(yu)的(de)高(gao)速(su)轉(zhuan)換(huan)器(qi)的(de)線(xian)性(xing)度(du)不(bu)斷(duan)提(ti)高(gao)，係(xi)統(tong)架(jia)構(gou)師(shi)開(kai)始(shi)探(tan)索(suo)新(xin)的(de)選(xuan)項(xiang)。把(ba)數(shu)字(zi)信(xin)號(hao)處(chu)理(li)集(ji)成(cheng)到(dao)高(gao)速(su)轉(zhuan)換(huan)器(qi)內(nei)部(bu)後(hou)

，一(yi)係(xi)列(lie)選(xuan)項(xiang)和(he)係(xi)統(tong)優(you)化(hua)方(fang)法(fa)開(kai)始(shi)顯(xian)露(lu)出(chu)來(lai)，現(xian)階(jie)段(duan)因(yin)而(er)成(cheng)為(wei)新(xin)一(yi)代(dai)監(jian)控(kong)係(xi)統(tong)開(kai)發(fa)的(de)一(yi)個(ge)令(ling)人(ren)興(xing)奮(fen)的(de)時(shi)期(qi)。

 

 

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