數據轉換器充當現實模擬世界與數字世界之間的橋梁已有數十年的曆史。從占用多個機架空間並消耗大量電能（例如DATRAC 11位50kSPS真空管ADC的功耗為500W）的分立元件起步
，數據轉換器現已蛻變為高度集成的單芯片IC。從第一款商用數據轉換器誕生以來
，對更快數據速率的無止境需求驅動著數據轉換器不斷向前發展。ADC的最新化身是采樣速率達到GHz的RF采樣ADC。

 

早先的ADC設計使用的數字電路非常少，主要用於糾錯和數字驅動器。新一代GSPS（每秒千兆樣本）轉換器（也稱為RF采樣ADC）利用尖端65nm CMOS技術實現，可以集成許多數字處理功能來增強ADC的性能。這樣


，數據轉換器便從20世紀90年代中期和21世紀早期的大A （模擬）小D（數字）式ADC變身為現在的小A大D式ADC。

 

這並不意味著模擬電路及其性能已衰退
，而是說數字電路的數量已大幅增加
，與模擬性能互為補充。這些增加的特性使得ADC能夠在ADC芯片中快速執行大量數字處理，分擔FPGA的一些數字處理負荷。這就為係統設計人員開啟了許多其它可能性。現在，采用這些先進的新型GSPS ADC，係統設計人員針對各種各樣的平台隻需設計一種硬件，然後高效率地利用軟件重新配置該硬件
，便可適應新的應用。

 

增強的高速數字處理

不斷縮小的CMOS工藝尺寸和先進的設計架構相結合，意味著ADC終於也能利用數字處理技術來改善性能。該突破是在20世紀90年代早期實現的，自此之後，ADC設計人員再也沒有回頭。隨著矽工藝的改進（從0.5μm、0.35μm、0.18μm到65nm），轉換速度也得到提高。但是，幾何尺寸縮小使得晶體管變小，雖然速度更快（因而帶寬更高）
，但就模擬設計性能而言，某些特性變得略差，例如Gm（跨導）。以前，這要通過增加更多校正邏輯來補償。然而，那時的矽仍很昂貴
，導致ADC內部的數字電路數量相對較少。圖1所示為一個實例的功能框圖。

 

圖1：集成極少數字糾錯邏輯的早期單芯片ADC

 

隨著矽技術發展到深亞微米尺寸（如65nm）

，數據轉換器除了內核能夠跑得更快（1GSPS或更高）以(yi)外(wai)，規(gui)模(mo)經(jing)濟(ji)性(xing)還(hai)使(shi)其(qi)可(ke)以(yi)增(zeng)加(jia)大(da)量(liang)數(shu)字(zi)處(chu)理(li)。這(zhe)是(shi)再(zai)次(ci)審(shen)視(shi)後(hou)發(fa)現(xian)的(de)一(yi)個(ge)突(tu)破(po)性(xing)進(jin)展(zhan)。通(tong)常(chang)，根(gen)據(ju)係(xi)統(tong)性(xing)能(neng)和(he)成(cheng)本(ben)要(yao)求(qiu)，數(shu)字(zi)信(xin)號(hao)處(chu)理(li)是(shi)由(you)ASIC或FPGA處理。ASIC是專用電路，開發需要耗費大量資金。因此，設計人員通常會讓ASIC設計長期運行，以擴大ASIC開發的投資回報。FPGA比ASIC便宜，不需要巨額開發預算。然而，由於FPGA追求支持所有應用

，所以其信號處理能力會受到速度和功效的限製。這是可以理解的
，因為它具備ASIC所不具備的靈活性和重新配置能力。圖2所示為一個具有可配置數字處理模塊的RF采樣ADC（也稱為GSPS ADC）的功能框圖。

 

圖2：集成數字處理模塊的GSPS ADC

 

新一代GSPS ADC將徹底改變無線電設計，因為其為設計提供了極大的靈活性
，下麵將討論其中幾點。

 

高速數字處理

早先的無線電利用模擬混頻器和級聯數字下變頻器（DDC）的混合結構來將信號降頻至基帶以供處理，這涉及到大量硬件（模擬混頻）和電源（模擬域和ASIC/FPGA中的DDC域）。新一代RF采樣ADC的出現，使得DDC可以在充斥定製數字邏輯的ADC內部高速運行，這意味著處理的功效要高得多。

 

通過JESD204B提供I/O靈活性

新一代RF采樣ADC不僅具有GSPS采樣能力，而且拋棄了過時的LVDS輸出，轉而采用高速串行接口。新的JEDEC JESD204B規範允許數字輸出數據通過CML（電流模式邏輯）以每通道最高12.5Gbps的高通道速率傳輸，這就提供了高水平的I/O靈活性。例如，ADC既可在全帶寬模式下工作並在多個通道上傳輸數字數據，也可使用其中一個可用DDC並在一個通道上傳輸抽取的/經處理的數據
，隻要輸出通道速率低於每通道12.5Gbps即可。

 

可擴展的硬件設計

在硬件設計方麵，DDC的使用提供了更高的靈活性。係統設計人員現在可以凍結ADC和FPGA的硬件設計
，然後隻需進行細微的變更，重新配置係統便可適應不同的帶寬，隻要ADC能夠支持。例如，利用所提供的DDC，一個無線電既可設計為全帶寬ADC（RF采樣ADC），也可設計為IF采樣ADC（中頻ADC）。唯一的係統變更將是在RF側，針對IF ADC可能需要增加極少的混頻。絕大部分變更將是在軟件中進行
，配置ADC以支持新的帶寬。不過，ADC+FPGA硬件設計可以基本保持不變。這就形成了一個基準硬件設計，其可以適用於許多平台
，軟件要求是其唯一變數。

 

更多其他特性

深亞微米CMOS工藝帶來的高集成度開創了ADC的新時代——越來越多的特性被內置於ADC中。其中包括支持高效AGC（自動增益控製）的快速檢測CMOS輸出，以及信號監控（如峰值檢波器）。所有這些特性都有助於係統設計，減少外部器件，縮短設計時間。

 

通信接收機設計更加靈活

一個非常常見的ADC使用案例是通信接收機係統設計。圖3所示為較早一代無線電接收機的功能框圖。

 

圖3：用於蜂窩無線電的寬帶數字接收機

 

GSM無線電接收機的一般規格要求ADC的噪聲頻譜密度（NSD）至少為153 dBFS/Hz或更佳。眾所周知
，NSD與ADC的SNR存在如下關係：

 

NSD = SNR + 10 log10 (fs ÷ 2)
 

其中：SNR的單位為dBFS

 

fs=ADC采樣速率

 

常規軟件無線電設計

在寬帶無線電應用中，對高達50MHz的頻段同時進行采樣和轉換並不是罕見的事。為了正確地對50MHz頻段進行數字化，ADC將需要至少5倍的采樣帶寬，即至少約250 MHz。將這些數值代入上式，ADC達到–153dBFS/Hz NSD要求所需的SNR約為72dBFS。

 

圖4顯示了利用250MSPS ADC對50MHz頻段有效采樣所采用的頻率規劃。該圖還顯示了二次和三次諧波頻段的位置。

 

圖4：采用250 MSPS ADC的50MHz寬帶無線電的頻率規劃

 

ADC采樣的頻率都會落在ADC的第一奈奎斯特（DC—125MHz）頻段。這種現象稱為混疊，因此這些頻率包括目標頻段

、折回或混疊到第一奈奎斯特頻段的二次和三次諧波，如圖5所示，說明如下：

 

圖5：顯示在第一奈奎斯特區中的可用頻段，含二次和三次諧波

 

除NSD規格外
，GSM、LTE和LTE-A等蜂窩通信標準還對SFDR（無雜散動態範圍）有其它嚴格要求。這給前端設計帶來了很大壓力；對目標頻段中的信號進行采樣時
，前端能夠衰減幹擾信號。

 

注意
，常規無線電前端設計的SFDR規格，即抗混疊濾波器要求很難達到。滿足SFDR要求的最佳抗混疊濾波器（AAF）解決方案是采用帶通濾波器。通常
，此類帶通濾波器為五階或更高階。一款可以滿足此類應用的SNR（或NSD）和SFDR要求的合適ADC是16位250 MSPS模數轉換器AD9467，采用AD9467的蜂窩無線電應用前端設計將類似圖6所示。

 

圖6：包括放大器、抗混疊濾波器和250 MSPS ADC的前端設計

 

滿足SFDR要求的AAF的頻率響應如圖7suoshi。cixitongdeshixianbushibukeneng，dancunzaihenduoshejinanti。daitonglvboqishejidaodaliangqijian，shizuinanshixiandelvboqizhiyi。qijianxuanzefeichangzhongyao，renhebupipeidouhuidaozhiADC輸出中出現不需要的雜散（SFDR）。除chu了le非fei常chang複fu雜za以yi外wai，任ren何he阻zu抗kang不bu匹pi配pei都dou會hui影ying響xiang濾lv波bo器qi的de增zeng益yi平ping坦tan度du。為wei了le優you化hua該gai濾lv波bo器qi設she計ji以yi滿man足zu帶dai通tong平ping坦tan度du和he阻zu帶dai抑yi製zhi要yao求qiu，需xu要yao做zuo相xiang當dang多duo的de設she計ji工gong作zuo。

 

圖7：圖6所示前端的帶通響應

 

雖然這種無線電設計的前端實現很複雜
，但它確實有效，如圖8中的SNR/SFDR性能與頻率的關係曲線所示。

 

圖8：圖6所示16位250 MSPS ADC設計的SNR/SFDR與頻率的關係

 

205 MHz時的FFT如圖9所示。然而，係統實現因為下列原因而變得複雜：

 

1、濾波器設計。

 

2、FPGA必須提供專用I/O端口來捕捉LVDS數據（16對），這會使PCB設計複雜化。

 

3、FPGA還需要留出一些處理能力來進行數字信號處理。

 

圖9：圖6所示16位250 MSPS ADC設計在205MHz時的FFT

 

RF采樣ADC簡化並加速設計

RF采樣ADC方法采用過采樣技術，然後抽取數據以改善動態範圍。深亞微米CMOS技術提供的速度優勢與高數字集成度能力相結合
，開創了RF采樣ADC的新紀元，它現在能執行大量重要處理，而不隻是簡單的模數轉換。這些ADC擁有更多的數字電路，支持高速信號處理。

 

對係統設計人員來說，這意味著實現起來很簡單，並可獲得其它靈活性，而這在以前一直屬於ASIC/FPGA領域。上麵的無線電設計示例也可以利用RF采樣ADC實現。AD9680（14位、1GSPS JESD204B、雙通道ADC）是一款新型RF采樣ADC，而且還有其它數字處理能力。此ADC在全速率（1GSPS）時的NSD約為67dBFS。現在還不用擔心SNR，因為稍後就會知道。目標頻段與之前相同，但關於RF采樣ADC奈奎斯特區的頻率規劃要簡單得多
，如圖10所示。這是因為該ADC的采樣頻率（1GHz）是上述例子（250MHz）的4倍。

 

 

圖10：采用1GSPS ADC的50MHz寬帶無線電的頻率規劃

 

從頻率規劃可知，它實現起來要比圖4所示簡單得多。AAF要求也有所降低
，如圖11所示。這種方法的思想是使用簡單的模擬前端設計，而把數字處理模塊留在RF采樣ADC內以執行繁重的信號處理。

 

圖11：1GSPS ADC的AAF移植

 

過采樣的好處是將該頻率規劃擴展到整個奈奎斯特區
，即比250 MSPS奈奎斯特區大4倍的區域。這樣就大大降低了濾波要求，一個簡單的三階低通濾波器就足夠，而無需250MSPS ADC方案所用的帶通濾波器。采用RF采樣ADC的簡化AAF實現方案如圖12所示。

 

圖12：包括放大器、抗混疊濾波器和1GSPS ADC的前端設計

 

圖13所suo示shi為wei低di通tong濾lv波bo器qi響xiang應ying性xing能neng。同tong時shi顯xian示shi了le帶dai通tong濾lv波bo器qi以yi作zuo比bi較jiao。低di通tong濾lv波bo器qi的de帶dai通tong平ping坦tan度du更geng佳jia，而er且qie就jiu器qi件jian不bu匹pi配pei而er言yan更geng容rong易yi管guan理li。其qi阻zu抗kang匹pi配pei也ye更geng容rong易yi實shi現xian。此ci外wai，由you於yu器qi件jian數shu量liang更geng少shao
，係xi統tong成cheng本ben也ye更geng低di。簡jian化hua的de前qian端duan設she計ji可ke縮suo短duan設she計ji時shi間jian。

 

由於現代RF采樣ADC集成了非常多的數字處理功能，因此數字處理可以在ADC內部高速進行。如上文所述

，這樣可以實現高功效和高I/O效率的設計。現在，係統設計人員可以利用其FPGA的未使用JESD204B收發器來服務來自其它RF采樣ADC的數據
，這些ADC已對數據進行處理（模數轉換、濾波和抽取）。這樣就可以高效使用FPGA資源，同時提高無線電設計的通道數。

 

圖13：250 MSPS ADC和1GSPS ADC的AAF比較

 

利用DDC
，ADC可以用作數字混頻器來調諧至設計需要的任何中頻。本例同樣使用上述頻率規劃。采用¼抽取選項和實數混頻來演示ADC性能，如圖14所示。

 

圖14：RF采樣速率為1GSPS
，DDC設置為1/4抽取

 

在正常或全帶寬模式下，AD9680的SNR約為66dBFS至67dBFS。當DDC處於工作狀態且抽取比為¼時，還可以獲得6dB的額外處理增益[3]。這樣可以確保動態範圍性能保持不變。由於RF采樣ADC以4倍原始采樣速率采樣，因此諧波會擴展（如圖10所示）。RF采樣ADC中的DDC確保抽取濾波器以數字方式衰減幹擾信號。然而，屬於目標頻段內的諧波（更高階或其它）仍會顯示
，因為DDC允(yun)許(xu)其(qi)通(tong)過(guo)。引(yin)起(qi)它(ta)的(de)原(yuan)因(yin)可(ke)以(yi)是(shi)放(fang)大(da)器(qi)偽(wei)像(xiang)或(huo)低(di)通(tong)濾(lv)波(bo)器(qi)沒(mei)有(you)足(zu)夠(gou)的(de)衰(shuai)減(jian)能(neng)力(li)。低(di)通(tong)濾(lv)波(bo)器(qi)可(ke)以(yi)根(gen)據(ju)係(xi)統(tong)要(yao)求(qiu)重(zhong)新(xin)設(she)計(ji)
，以(yi)滿(man)足(zu)其(qi)它(ta)雜(za)散(san)性(xing)能(neng)要(yao)求(qiu)。

 

圖15顯示了1GSPS ADC的SNR/SFDR與輸入頻率的關係。數據清楚地表明
，DDC的使用使得SNR提高6dB（原因是處理增益），SFDR也得到改善。在全帶寬模式下運行時

，SFDR通常受二次或三次諧波限製，而在DDC模式（¼抽取）下，限製因素為最差其它諧波。

 

圖15. 圖12所示14位1 GSPS ADC設計的SNR/SFDR與頻率的關係

 

抽取輸出的FFT如圖16所示。使用DDC時，必須采取措施確保目標頻段得到正確處理。本例中，NCO調諧至200MHz
，使得目標頻段落在抽取奈奎斯特區的中央。DDC可以方便地消除頻譜中不需要的頻率。因此，FPGA的處理開銷更低。

 

圖16：1/4抽取時1GSPS ADC的205MHz FFT；NCO調諧至200 MHz

 

作為對比，圖17顯示了AD9680在正常（全帶寬）工作模式下的FFT。

 

圖17：全帶寬模式下1 GSPS ADC的205 MHz FFT

 

通過這些圖形可知，DDC除了能改善帶內噪聲性能之外

，還能提供無幹擾諧波的清潔頻譜。由於DDC對數據進行濾波和抽取（至250MSPS），因此還會降低輸出通道速率
，這使得JESD204B串行接口具有更靈活的選項。係統設計人員可以選擇高通道速率（較昂貴）
、低I/O數FPGA或低通道速率（較便宜）、高I/O數FPGA。

 

結論

RF采樣ADC為(wei)係(xi)統(tong)設(she)計(ji)提(ti)供(gong)了(le)獨(du)特(te)的(de)優(you)勢(shi)，而(er)在(zai)幾(ji)年(nian)前(qian)
，這(zhe)是(shi)無(wu)法(fa)實(shi)現(xian)的(de)。業(ye)界(jie)期(qi)望(wang)加(jia)速(su)基(ji)礎(chu)設(she)施(shi)的(de)設(she)計(ji)和(he)實(shi)現(xian)，以(yi)便(bian)應(ying)對(dui)更(geng)高(gao)的(de)帶(dai)寬(kuan)需(xu)求(qiu)。設(she)計(ji)時(shi)間(jian)和(he)預(yu)算(suan)不(bu)斷(duan)縮(suo)減(jian)，對(dui)可(ke)擴(kuo)展(zhan)

、可重新配置
、更多由軟件驅動的架構的需求催生出新的設計範式。更高帶寬的需求伴隨著更高容量的需求。這就給FPGA I/O帶來了更大的壓力，而RF采樣ADC可以利用內部DDC予以化解。