在(zai)使(shi)用(yong)同(tong)一(yi)時(shi)鍾(zhong)源(yuan)產(chan)生(sheng)多(duo)個(ge)時(shi)鍾(zhong)時(shi)

，一(yi)個(ge)常(chang)見(jian)的(de)問(wen)題(ti)是(shi)噪(zao)聲(sheng)，通(tong)常(chang)表(biao)現(xian)為(wei)存(cun)在(zai)於(yu)噪(zao)底(di)之(zhi)上(shang)的(de)雜(za)散(san)，這(zhe)是(shi)因(yin)為(wei)單(dan)一(yi)時(shi)鍾(zhong)源(yuan)被(bei)倍(bei)頻(pin)或(huo)分(fen)頻(pin)為(wei)多(duo)個(ge)時(shi)鍾(zhong)。偏(pian)移(yi)各(ge)時(shi)鍾(zhong)的(de)相(xiang)鄰(lin)沿(yan)可(ke)以(yi)降(jiang)低(di)噪(zao)聲(sheng)雜(za)散(san)，或(huo)者(zhe)完(wan)全(quan)消(xiao)除(chu)雜(za)散(san)，這(zhe)具(ju)體(ti)取(qu)決(jue)於(yu)係(xi)統(tong)的(de)時(shi)序(xu)裕(yu)量(liang)。這(zhe)一(yi)現(xian)象(xiang)是(shi)一(yi)個(ge)時(shi)間(jian)變(bian)量(liang)係(xi)統(tong)，其(qi)中(zhong)時(shi)鍾(zhong)信(xin)號(hao)的(de)破(po)壞(huai)與(yu)時(shi)域(yu)中(zhong)的(de)幹(gan)擾(rao)位(wei)置(zhi)相(xiang)關(guan)。幹(gan)擾(rao)位(wei)置(zhi)是(shi)固(gu)定(ding)的(de)，因(yin)此(ci)時(shi)鍾(zhong)的(de)破(po)壞(huai)程(cheng)度(du)與(yu)幹(gan)擾(rao)的(de)幅(fu)度(du)成(cheng)比(bi)例(li)，就(jiu)像(xiang)在(zai)線(xian)性(xing)係(xi)統(tong)中(zhong)一(yi)樣(yang)。

來，送個例子
，以時鍾發生器AD9516的兩路輸出為例加以說明吧~

 

一路100MHz輸出連接到一個ADC，另一路2 5 M H z 輸出（1/4&TImes;fSAMPLE）為一個FPGA提供時鍾信號。兩路輸出時鍾的上升沿和下降沿幾乎是同時的
，其結果是發生耦合效應
，因為兩個快速運動的高帶寬時鍾沿每隔10ns出現一次，而不是所需要的一個時鍾沿。在此躍遷期間，內部或外部的噪聲必須很低，因為抖動或噪聲存在於時鍾的躍遷區時會破壞ADC的時序。提高壓擺率以加快時鍾沿（閾值區相應變小）不可避免地會縮短噪聲在閾值期間存在的時間，從而有效降低引入係統的均方根抖動量。在時鍾的穩態期間（高電平和低電平），時鍾噪聲不起作用。因此，隻需延遲25MHz或100MHz時鍾便能展開二者的時間，移動幹擾的位置。換言之，應將一個時鍾的躍遷沿安排在另一個時鍾的穩態期間出現。

 

本質上，這裏涉及到一條走線與另一條相鄰走線由於串擾而引起的抖動(噪聲)。如果一條走線攜帶一個信號
，而相鄰的並行走線攜帶一個變化電流，則信號走線中將產生一個電壓
；如果它是時鍾信號
，則時鍾沿出現的時間將被調製。如果這些時鍾沿出現在幾乎同一時間，就會發生問題。