【導讀】作為國內領先的高端PCIe SSD主zhu控kong芯xin片pian和he方fang案an提ti供gong商shang，憶yi芯xin科ke技ji一yi直zhi走zou在zai技ji術shu創chuang新xin的de前qian沿yan

，為wei了le滿man足zu各ge行xing業ye對dui於yu數shu據ju處chu理li和he存cun儲chu的de需xu求qiu，其qi推tui出chu多duo款kuan極ji具ju出chu色se性xing能neng和he穩wen定ding性xing的de產chan品pin，包bao括kuo支zhi持chiPCIe 3.0的STAR1000P、PCIe 4.0的STAR2000、以及最新的PCIe 5.0高性能芯片STAR1500。未來隨著數據傳輸速率和接口帶寬的迅猛提升，電源完整性（Power Integrity）成為了保障產品穩定運行的重中之重。

作為國內領先的高端PCIe SSD主zhu控kong芯xin片pian和he方fang案an提ti供gong商shang，憶yi芯xin科ke技ji一yi直zhi走zou在zai技ji術shu創chuang新xin的de前qian沿yan，為wei了le滿man足zu各ge行xing業ye對dui於yu數shu據ju處chu理li和he存cun儲chu的de需xu求qiu，其qi推tui出chu多duo款kuan極ji具ju出chu色se性xing能neng和he穩wen定ding性xing的de產chan品pin
，包bao括kuo支zhi持chiPCIe 3.0的STAR1000P
、PCIe 4.0的STAR2000、以及最新的PCIe 5.0高性能芯片STAR1500。未來隨著數據傳輸速率和接口帶寬的迅猛提升
，電源完整性（Power Integrity）成為了保障產品穩定運行的重中之重。

電源完整性的挑戰 從低頻到高頻

在現代高速數字係統中，電源完整性指的是電源分配網絡（Power Distribution Network, PDN）為負載（如CPU、FPGA或SSD主控芯片）提供幹淨、穩定電源的能力。隨著芯片頻率的提升
，電源噪聲、瞬態電流需求和信號完整性之間的相互影響愈發複雜
，例如憶芯科技最新主控芯片STAR1500集成了高密度的晶體管和複雜的信號處理模塊，這使得電源分配網絡（PDN）的設計非常複雜，不僅需要在低頻段穩定提供直流電壓，還需要在中高頻段有效抑製噪聲，最終保證在die側電壓的波動滿足power domain的SPEC要求
，如圖1。

圖1 die側電壓波動

電源分配網絡（Power Distribution Network）

如圖2所示，典型的PDN係統由VRM、解耦電容器、平麵和集成電路組成。從圖中可以看出各個部件與die的臨近程度
，VRM和Bulk電容離die最遠,封裝平麵和封裝電容器離die則較近。各個部件自身的頻率響應、它們與die的距離以及各部件和die之間寄生效應決定了各部件對來自die側電流需求的反應能力。

圖2 電源分配網絡（PDN）模型

圖3是全通路PDN的電路示意圖，由電壓調節模塊（VRM）、電源/地平麵對、各種電容組成
，這些組件在控製電源分配係統阻抗時，分別作用在不同的頻段。VRM響應的頻率範圍為DC~1KHz

；電解電容在1kHz~1MHz內保持較低阻抗；高頻陶瓷電容在1MHz~百MHz內保持較低阻抗；電源/地平麵對則可以在100MHz以上發揮作用；片上電容則可以在GHz都提供較低的阻抗特性。

圖3 全通路PDN電路示意圖

造成PDN中電源不穩定的原因

PCIe 5.0高(gao)帶(dai)寬(kuan)帶(dai)來(lai)的(de)一(yi)個(ge)顯(xian)著(zhu)挑(tiao)戰(zhan)是(shi)瞬(shun)態(tai)電(dian)流(liu)的(de)快(kuai)速(su)變(bian)化(hua)。當(dang)芯(xin)片(pian)從(cong)空(kong)閑(xian)狀(zhuang)態(tai)切(qie)換(huan)到(dao)滿(man)負(fu)載(zai)時(shi)，內(nei)部(bu)邏(luo)輯(ji)電(dian)路(lu)在(zai)高(gao)速(su)開(kai)關(guan)狀(zhuang)態(tai)下(xia)產(chan)生(sheng)的(de)瞬(shun)態(tai)交(jiao)變(bian)電(dian)流(liu)過(guo)大(da)，使(shi)得(de)電(dian)源(yuan)無(wu)法(fa)實(shi)時(shi)響(xiang)應(ying)負(fu)載(zai)對(dui)電(dian)源(yuan)需(xu)求(qiu)的(de)快(kuai)速(su)變(bian)化(hua)，導(dao)致(zhi)電(dian)源(yuan)電(dian)壓(ya)出(chu)現(xian)快(kuai)速(su)壓(ya)降(jiang)。即(ji)，電源響應速度慢

、瞬態電流大、或者電容儲能不夠，造成了為提供電荷而引起的電壓波動。

圖4 瞬態電流突變導致電壓跌落（黃色：電壓，綠色：電流）

由於整個PDN通路上存在各種寄生電感，無論鍵合線
、PTH

、管腳
、走線的寄生電感還是去耦電容的寄生電感（自感和安裝電感），甚至包括縫隙電感和過孔電感，使得高頻處的阻抗增加進而導致電壓出現大的波動，即。

圖5 Flip Chip Package圖示及電感

噪聲電流或返回電流路徑突變均會導致共振現象。如下圖信號穿過電源平麵和地平麵時返回路徑在平麵間轉換,雖然電源

、地平麵之間存在去耦電容,但是電容隻能讓返回電流的低頻部分通過,而高頻部分需由平麵間的耦合(即通過換層所在區域)提供回流路徑,這個區域會引起局部電源噪聲,該噪聲會在電源和地平麵之間構成的腔體中傳播進而影響係統穩定性。

圖6 信號換層引起的噪聲

電源分配網絡（PDN）的優化策略

為了應對PCIe 5.0高性能芯片中的電源完整性挑戰，憶芯科技采用了多層次的電源設計優化策略，最終使整個係統的信號完整性和穩定性達到最佳狀態。

中頻電容諧振峰的優化

中(zhong)頻(pin)陶(tao)瓷(ci)電(dian)容(rong)在(zai)板(ban)級(ji)去(qu)耦(ou)中(zhong)起(qi)到(dao)非(fei)常(chang)大(da)的(de)作(zuo)用(yong)。在(zai)係(xi)統(tong)中(zhong)一(yi)般(ban)采(cai)用(yong)並(bing)聯(lian)多(duo)種(zhong)不(bu)同(tong)容(rong)值(zhi)電(dian)容(rong)的(de)方(fang)式(shi)
，在(zai)這(zhe)種(zhong)情(qing)況(kuang)下(xia)必(bi)須(xu)注(zhu)意(yi)不(bu)同(tong)容(rong)值(zhi)電(dian)容(rong)器(qi)中(zhong)的(de)並(bing)聯(lian)諧(xie)振(zhen)（稱為反諧振），為了使整個PDN係統的阻抗小於目標阻抗,在設計時需要根據電容阻抗特性選擇合適的電容組合
、擺放位置，並且最小化電容的安裝電感來盡量控製諧振峰的大小。

如果去耦網絡設計不理想，並聯諧振峰使PDN係(xi)統(tong)阻(zu)抗(kang)在(zai)諧(xie)振(zhen)點(dian)附(fu)近(jin)的(de)一(yi)段(duan)頻(pin)率(lv)範(fan)圍(wei)內(nei)超(chao)過(guo)目(mu)標(biao)阻(zu)抗(kang)，最(zui)終(zhong)會(hui)產(chan)生(sheng)潛(qian)在(zai)的(de)設(she)計(ji)風(feng)險(xian)。如(ru)果(guo)負(fu)載(zai)芯(xin)片(pian)的(de)電(dian)流(liu)需(xu)求(qiu)又(you)剛(gang)好(hao)集(ji)中(zhong)在(zai)這(zhe)個(ge)頻(pin)段(duan)內(nei)
，則(ze)電(dian)壓(ya)波(bo)動(dong)就(jiu)可(ke)能(neng)超(chao)標(biao)。

圖7 電容器並聯諧振峰

平麵電容與層疊設計的優化

電源平麵和地平麵能形成一個平板電容（假設電源平麵和接地平麵相鄰），當頻率遠超過PCB去耦電容作用頻段的情況下，平板電容能發揮積極的作用，但唯一的缺點是平板電容很小，因為平麵麵積很小（典型電路板的典型平麵電容 = 322pf/每平方英寸電源平麵電容麵積），而er且qie連lian接jie平ping麵mian和he封feng裝zhuang球qiu的de電dian源yuan和he接jie地di通tong孔kong的de環huan路lu電dian感gan會hui限xian製zhi其qi高gao頻pin去qu耦ou效xiao果guo，設she計ji時shi需xu要yao注zhu意yi采cai用yong多duo過guo孔kong並bing聯lian結jie構gou以yi及ji盡jin量liang縮suo短duan電dian源yuan回hui路lu。PCB 電源平麵電容的計算公式如下：

其中是平麵之間介質的相對介電常數，A是平麵的麵積（平方米）
，d是平麵之間的距離（米）。使電容最大化的幾種方法：保持較小的電源平麵和接地平麵之間的距離d（使用較薄的電介質），在電源平麵和接地平麵之間使用較高的dianjiezhicailiao，yijizengdapingmianmianji。qizhongzuidahuapingmianmianjidefangfazhiyishizaixianglinbuxiancengshangdeweishiyongpingmianquyutianchongdianyuanhedipingmian，bingyongfenghetongkonglianjieqilai。

圖8 電源、地平麵電容示意圖

芯片封裝諧振點

芯片封裝電感將產生一個截止頻率
，超過這個頻率PCB安裝的電容器的影響可以忽略不計。可以根據電源的目標阻抗來確定截止頻率（Fco）：

除chu此ci之zhi外wai，還hai需xu要yao考kao慮lv封feng裝zhuang電dian感gan和he片pian上shang去qu耦ou電dian容rong的de並bing聯lian諧xie振zhen
，這zhe個ge諧xie振zhen尖jian峰feng會hui有you比bi較jiao高gao的de阻zu抗kang
，在zai很hen多duo情qing況kuang下xia，需xu要yao通tong過guo封feng裝zhuang中zhong的de去qu耦ou電dian容rong盡jin量liang去qu抑yi製zhi這zhe個ge諧xie振zhen峰feng。

圖9 芯片封裝上去耦電容對諧振峰的改善

高頻片上電容優化

隨著集成電路工藝的進步，高頻片上去耦電容（On-Chip Decoupling Capacitors）成為了電源完整性設計的關鍵，片上去耦電容決定了最高頻率時的PDN的阻抗。片上電容的成因有：（1）電源和地軌道金屬層之間的電容

；（2）所有的P管和N管的柵極電容；（3）各ge種zhong寄ji生sheng電dian容rong。片pian上shang去qu耦ou電dian容rong直zhi接jie集ji成cheng在zai芯xin片pian內nei部bu
，離li負fu載zai非fei常chang近jin且qie寄ji生sheng電dian感gan和he電dian阻zu極ji小xiao，因yin此ci它ta可ke以yi在zai極ji短duan的de時shi間jian內nei為wei負fu載zai提ti供gong充chong足zu的de電dian流liu
，快kuai速su響xiang應ying瞬shun態tai電dian流liu需xu求qiu，降jiang低di電dian源yuan電dian壓ya的de波bo動dong，極ji大da地di提ti高gao電dian源yuan係xi統tong的de瞬shun態tai響xiang應ying能neng力li。

雖(sui)然(ran)片(pian)上(shang)去(qu)耦(ou)電(dian)容(rong)在(zai)高(gao)頻(pin)下(xia)效(xiao)果(guo)顯(xian)著(zhu)
，但(dan)其(qi)容(rong)量(liang)通(tong)常(chang)較(jiao)小(xiao)，難(nan)以(yi)應(ying)對(dui)中(zhong)低(di)頻(pin)段(duan)的(de)大(da)容(rong)量(liang)需(xu)求(qiu)，且(qie)片(pian)上(shang)去(qu)耦(ou)電(dian)容(rong)是(shi)以(yi)犧(xi)牲(sheng)芯(xin)片(pian)麵(mian)積(ji)為(wei)代(dai)價(jia)的(de)。因(yin)此(ci)在(zai)整(zheng)個(ge)PDN設計中
，片上去耦電容的設計要進行全方位的評估，確保die上可以提供的最小電容，並且仍然能夠滿足係統的目標阻抗。

全通路PDN的頻域分析優化

除了上述各點細節的優化，最終需要對全通路PDN進行頻域分析
，評估不同頻率下的電源阻抗特性，提前識別出電源係統中可能出現的共振點和高阻抗點來進行優化。

圖10 PDN的阻抗特性曲線

Coner case的CPM時域分析優化

芯片在實際工作中會有很多種場景，在不同場景切換過程中
，可能會激發各種抽電狀態，包括激活階段
、上升階段和負載釋放階段。其中重載到ideal或ideal到重載狀態的快速切換中，會激發陡峭的上升沿或者下降沿，對PDN造成極大的衝擊。這種coner case可以從芯片後仿VCD波形中獲取，再進行CPM(chip power model)的提取
，以進行全通路的時域分析，聯合驗證優化全通路PDN的設計。

圖11 Coner case的電源變化圖示

多通道噪聲電流的共振分析

SSD的主控芯片會有較多的ONFI通道，常見的為8CH/16CH，不同的容量會涉及到掛載的NAND顆粒數量不同。在產品設計過程中，會將SSD主控的IO 電源和NAND顆粒的IO電源合並設計，這樣可以節省器件成本，且整個電源的平麵也會更加完整

，但是各個CH間的噪聲電流會在整個腔體中形成共振，需要在設計的時候考慮這種共振情況。

共振情況的分析需要考慮整個PDN的頻域特性，如前文提到的一些比較高的諧振峰，對於ONFI多CH的接口設計中，如果係統在工作中正好激發前文所提到的諧振峰相應頻點的噪聲電流，多通道的噪聲電流共振會對整個PDN帶來嚴重的衝擊。在分析過程中需要創建一個盡可能接近該阻抗諧振峰的激勵造成worst case以測試PDN的魯棒性。

電源完整性對係統性能的影響

對於憶芯科技PCIe 5.0 SSD主控芯片STAR1500來說，傳輸速率相比PCIe 4.0翻倍達到32GT/s，數據的吞吐量更大，麵臨的場景也更複雜
，內核電源、IO電源對其PDN性能的要求也更高，保證電源完整性對係統整體性能和穩定性起到至關重要的作用：

更低的誤碼率

由於噪聲和電壓波動的抑製，芯片能夠以更低的誤碼率傳輸數據，確保了數據傳輸的完整性。

更高的能效比

優化後的低阻抗電源分配網絡減少了不必要的電能損耗，提升了係統的整體能效，降低了功耗。

更高的穩定性

在極端工作條件下，優化電源完整性的設計保障了係統的穩定性，避免因電源不穩定導致的係統崩潰和性能下降。

參考文檔：

【1】 A Novel System-Level Power Integrity Transient Analysis Methodology using Simplified CPM Model, Physics-based Equivalent Circuit PDN Model and Small Signal VRM Model

【2】Power Integrity Modeling and Design for Semiconductors and Systems

【3】信號完整性與電源完整性分析

本文轉載自：憶芯科技

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