【導讀】本(ben)設(she)計(ji)指(zhi)南(nan)分(fen)為(wei)三(san)部(bu)分(fen)
，將(jiang)講(jiang)解(jie)如(ru)何(he)為(wei)電(dian)力(li)電(dian)子(zi)應(ying)用(yong)中(zhong)的(de)功(gong)率(lv)開(kai)關(guan)器(qi)件(jian)選(xuan)用(yong)合(he)適(shi)的(de)隔(ge)離(li)柵(zha)極(ji)驅(qu)動(dong)器(qi)，並(bing)介(jie)紹(shao)實(shi)戰(zhan)經(jing)驗(yan)。上(shang)次(ci)為(wei)大(da)家(jia)梳(shu)理(li)了(le)隔(ge)離(li)式(shi)柵(zha)極(ji)驅(qu)動(dong)器(qi)的(de)介(jie)紹(shao)和(he)選(xuan)型(xing)指(zhi)南(nan)，本(ben)文(wen)為(wei)第(di)二(er)部(bu)分(fen)

，將(jiang)帶(dai)大(da)家(jia)全(quan)麵(mian)了(le)解(jie)使(shi)用(yong)安(an)森(sen)美(mei)(onsemi)隔離式柵極驅動器的電源、濾波設計以及死區時間控製。

電源建議

以下是使用隔離式柵極驅動器電源時應注意的一些建議。V_DD 和 V_CC 的旁路電容對於實現可靠的隔離式柵極驅動器性能至關重要。

建議選擇具有適當電壓額定值、溫度係數和電容容差的低 ESR 和低 ESL 表麵貼裝多層陶瓷電容 (MLCC)。柵極驅動器的輸出偏置電源引腳需要旁路電容，其值至少應為開關器件柵極電容的 10 倍


，並且不小於 100 nF
；此電容應位於盡可能靠近該器件的地方，以用於解耦。建議使用 2 個電容：一個 100 nF 陶瓷表麵貼裝電容和一個並聯的幾微法電容
，如圖 1 所示。

同樣，輸入側的 V_DD 和 GND 引腳之間也應放置一個旁路電容。考慮到輸入側的邏輯電路會消耗少量電流
，此旁路電容的最小建議值為 100 nF。

圖 1. 電源示意圖

使用隔離式柵極驅動器時的輸入濾波設計

為了獲得良好的信號質量和抗擾度，可以在微控製器和柵極驅動器輸入之間放置一個輸入濾波器 RC 網絡

，如圖 2 所示。

電力電子應用中經常使用的濾波方法有兩種：

●   控製輸入端的 RC 濾波器；

●   具有較短延遲時間的 RC 濾波器與柵極驅動器本身集成的精密濾波器的組合。

RC 值將取決於係統要求的輸入頻率範圍、占空比和時間延遲。

●   由最大 100 pF 電容和最多 100Ω 電阻構成的小容性濾波器可抑製驅動器輸入端的高頻噪聲。濾波器電容抑製共模噪聲。

●   濾波器電阻有助於保護控製器。串聯電阻會限製接地反彈期間流入流出控製器的電流，減弱柵極驅動線的寄生電感（它可能導致振鈴），並有助於抑製任何由長輸入走線吸收的 EMI。

●   此 RC lvboqixuyaofangzaijinkenengkaojinzhajiqudongqiyinjiaoyinxiandedifang。gaoyashuchudianludegongmoshunbianzaoshengkenenghuiganraodiyashuruce。shuzikongzhishuruyingshiyongdizukangxinhaoyuanyifangzhichuxianmaocihuozaochengyiwaikaiguan。

圖 2. 用於輸入信號的 RC 網絡示例

其他輸入引腳（如 ANB
、DT 和 ENA/DIS）也需要適當濾波
，以使係統穩健。由於功率級瞬變電壓和電流的電磁幹擾 (EMI)，輸入濾波不當可能導致各種不良影響。

例如，圖 3 顯示了 ANB 引yin腳jiao浮fu空kong時shi的de工gong作zuo波bo形xing
，上shang方fang圖tu片pian沒mei有you濾lv波bo
，下xia方fang圖tu片pian則ze使shi用yong了le適shi當dang濾lv波bo。如ru實shi驗yan結jie果guo所suo示shi，在zai沒mei有you旁pang路lu電dian容rong的de情qing況kuang下xia觀guan察cha到dao噪zao聲sheng信xin號hao，而er當dang靠kao近jin此ci引yin腳jiao使shi用yong 1 nF 以上的旁路電容時，噪聲信號消失。

輸入信號引腳的阻抗通常為 200 kΩ；禁用 (DISABLE) 時
，ANB 和 ENA/DIS 引腳被拉到 GND 引腳
，如圖 4 所示。但使能 (ENABLE) 時，ENA/DIS 引腳被拉到 V_DD 引腳，如圖 5 (B) 所示。

圖 3. 元件濾波對 ANB 引腳的影響

驅動器引腳的噪聲可能會耦合到輸入引腳（ANB 和 ENA/DIS）上
，導致驅動器對瞬變作出反應
，而不是對輸入 PWM 信號作出響應。這可能會造成驅動器輸入和輸出出現不良行為，並且可能會降低係統性能。

此外
，如果驅動器的 ANB 和 ENA/DIS 引腳之間的距離較長，那麼需要更加注意驅動器的布局和濾波
，以避免這種不良行為。

圖 4. AND 示例
，ENA/DIS 引腳浮空

如果需要 ENA/DIS DISABLE 和 ANB 功能，應使用約 1nF 的低 ESR/ESL 電容
，以改善整體係統性能。以下總結了 ENA/DIS 和 ANB 引腳浮空時的注意事項。

ENA/DIS 引腳：如果不使用 ENA/DIS 引腳，應將其直連 V_DD 或 GND 引腳以分別實現 ENABLE 或 DISABLE 功能。當使用 ENA/DIS 引腳提供 ENABLE 或 DISABLE 功能時，如果無法將 ENA/DIS 引腳連接到 V_DD 或 GND，那麼建議將數十 kΩ（如 10 kΩ ~ 47 kΩ）的外部上拉或下拉電阻連接到 V_DD 或 GND 引腳，以實現更好的抗擾度
，分別如圖 5 (B) 和 (C) 所示。

當使用控製器驅動幾英寸或更長距離外的 ENA/DIS 引腳時，需要將低 ESR/ESL 的 1 nF 電容放置在引腳附近。

在需要快速禁用響應時間的情況下，應使控製器更靠近驅動器，使用高驅動強度輸出
，並最大程度地減少柵極驅動環路中的雜散電感。

ANB 引腳：如果不使用 ANB 引腳，應將其直連 GND 引腳
，或使用 1 nF 電容。如果無法將 ANB 引腳連接到 GND，那麼建議使用數十 kΩ（如 10 kΩ ~ 47 kΩ）的外部下拉電阻
，以防止外部幹擾導致 ANB 功能意外激活（盡管其內部有 3.3μs 濾波器）
，如圖 5 (A) 所示。

圖 5. ANB、ENA/DIS 引腳適當濾波的示例

可編程死區時間控製

隻要兩個外部輸入信號的死區時間（INA 和 INB 信號之間）比內部設置的死區時間（DT1 和 DT2）短(duan)
，係(xi)統(tong)就(jiu)會(hui)自(zi)動(dong)插(cha)入(ru)死(si)區(qu)時(shi)間(jian)。否(fou)則(ze)
，如(ru)果(guo)外(wai)部(bu)輸(shu)入(ru)信(xin)號(hao)死(si)區(qu)時(shi)間(jian)大(da)於(yu)內(nei)部(bu)死(si)區(qu)時(shi)間(jian)，則(ze)柵(zha)極(ji)驅(qu)動(dong)器(qi)不(bu)會(hui)修(xiu)改(gai)死(si)區(qu)時(shi)間(jian)。內(nei)部(bu)死(si)區(qu)時(shi)間(jian)定(ding)義(yi)如(ru)圖(tu) 6 所示。

圖 6. 內部死區時間定義

圖 7 顯示了輸入信號同時施加時內部死區時間和防止擊穿的定義。

圖 7. 內部死區時間定義

在模式 A 下，當 DT 引腳開路時，最小死區時間 (t_DTMIN) 典型值為 10 ns，不允許驅動器兩個輸出（OUTA 和 OUTB）之間交叉導通。在模式 B下

，當 DT 引腳電阻在 1 k 和 300 k 之間時，外部電阻 (RDT) 控製死區時間。

當激活死區時間 (DT) 控製模式時
，不允許重疊。

兩路輸出之間的死區時間 (DT) 根據下式設置：DT（單位為 ns）= 10 × RDT（單位為 kΩ）。

在模式 C下，當 DT 引腳被拉至 V_DD 時，允許兩個輸出重疊
，如圖 8 所示。

圖 8. 死區時間模式控製的時序圖

死區時間 (DT) 引腳浮空

當 DT 引腳浮空時，建議將 DT 引腳直連 GND 引腳，或使用 2.2 nF 電容，分別如圖 9 的中間和下方圖形所示。

圖 9. ANB
、ENA/DIS 引腳適當濾波的示例

如圖 10 所示
，當 DT 引腳浮空時，最小死區時間 (t_DTMIN) 典型值為 10 ns
，不允許驅動器兩個輸出（OUTA 和 OUTB）之間交叉導通。

圖 10. DT 引腳浮空時的實驗波形

可編程死區時間 (DT) 

如果通過死區時間控製電阻對死區時間進行編程
，應並聯放置一個值大於 2.2nF 的電容，以提高快速開關瞬變期間的抗擾度，如圖 11 所示。

當 DT 引腳電阻在 1 kΩ 和 300 kΩ 之間時

，外部電阻 (RDT) 控製死區時間。圖 12 顯示了 DT 引腳具有 100 kΩ 電阻時的實驗結果。

圖 11. 死區時間引腳適當濾波的示例

圖 12. DT 引腳具有 100 kΩ 電阻時的實驗波形

無死區時間以允許交叉導通

如果無需死區時間
，應將死區時間引腳連接到 V_DD 以停用 DT 電路，如圖 13 所示，實驗結果如圖 14 所示。

圖 13. 將DT 引腳連接到V_DD引腳以停用DT電路的示例

圖 14. DT 引腳短接 V_DD 時的實驗波形

死區時間 (DT) 引腳浮空時的考量

死區時間控製功能根據 DT 引腳電壓提供三種工作模式。

當 DT 引腳浮空時，在浪湧測試期間（如雷擊浪湧）DT 引腳上可能有異常噪聲。盡管 DT 引腳內部對於開路和短路檢測分別有 3μs 和 2μs 的濾波時間，但如果 DT 引腳電壓受噪聲信號影響而超過額定電壓電平，死區時間控製模式仍會變為模式 C，因為死區時間控製模式變更取決於 DT 引腳電壓。

例如，如果 DT 引腳電壓低於 0.9 × VDD，則當 DT 引腳浮空時
，死區時間具有最小值（典型值 10 ns），DT 引腳的穩態電壓約為 0.8 V。

如果噪聲導致 DT 引腳電壓超過 0.9 × VDD 且持續 3μs 以上，死區時間控製模式會被禁用
，這意味著兩個通道之間沒有死區時間
，如圖 15 所示。

圖 15. DT 引腳浮空時的異常波形

因此，建議為 RDT 增加一個 2.2nF 或以上的陶瓷電容 (CDT)，並使其靠近芯片，以實現更好的抗擾度和兩個通道之間更好的死區時間匹配，如圖 16 所示。

主要考量是通過 RDT 的電流用於設置死區時間
，此電流隨著 RDT 值的增大而減小。

圖 16. 死區時間的更詳細框圖

測試結果顯示
，對於 5 V 情況的 V_DD
，當 DT 引腳浮空且外部施加的電壓低於 0.9 × VDD 時，死區時間控製模式不變
，即仍為模式 A，如圖 17 所示。

圖 17. DT 引腳浮空且外部施加的電壓低於 0.9 × VDD 時的實驗波形

但是，對於 5 V 情況的 V_DD，當 DT 引腳浮空且外部施加的電壓高於 0.9 × V_DD 並持續 3μs 以上時
，死區時間模式從模式 A 變為模式 C，例如圖 18 中的情況 B 所示。如情況 A 所示，針對 DT 引腳開路檢測，其內部有 3μs 濾波時間

，因此死區時間控製模式並未改變，防止擊穿功能仍在運行。

圖 18. DT 引腳浮空且外部施加的電壓高於 0.9 × V_DD 時的實驗波形

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