【導讀】本係列文章已突出介紹了連續時間Σ-Δ(CTSD)模數轉換器(ADC)調製器環路的架構特性，這種架構能夠簡化ADC模擬輸入端的信號鏈設計。現在討論將ADC數據與外部數字主機接口以對此數據執行應用相關處理的簡單但創新的方法。對任何應用而言
，數字數據輸出采樣速率都是ADC信號鏈的一個關鍵參數。但是，不同應用有不同的采樣速率要求。本文章介紹一種新型片內采樣速率轉換技術，其用在核心ADC的輸出上，允許信號鏈設計人員以應用所需的采樣速率處理ADC數字輸出數據。

ADC的作用是對模擬輸入信號進行采樣

，並將其轉換為等效的數字格式。應用對數字數據做進一步處理所需的采樣速率不一定與ADC對模擬信號進行采樣的速率相同。每個應用都有獨特的數字輸出采樣速率要求。采樣速率轉換器將ADC數據的輸入采樣速率映射為所需的輸出采樣速率。本文首先概述各種應用的采樣速率要求，證明ADC需要支持廣泛的輸出采樣速率。然後
，本文快速回顧已知ADC架構中的傳統采樣速率轉換技術及其缺點。接下來，本文介紹新穎的異步采樣速率轉換(ASRC)，它能與任何ADC架構配對，以獲得任何所需的輸出采樣速率，並用外部數字主機簡化數字接口設計。ASRC與CTSD ADC搭配可謂兩全其美
，不僅能簡化ADC模擬輸入端的信號鏈設計
，也能簡化數字輸出端的信號鏈設計。

采樣速率要求

任何驅動數字數據采樣速率選擇的ADC應用的主要性能參數之一是ADC的de預yu期qi精jing度du。數shu字zi數shu據ju中zhong的de樣yang本ben數shu量liang越yue多duo，對dui模mo擬ni輸shu入ru的de表biao示shi就jiu越yue準zhun確que。但dan不bu利li的de一yi麵mian是shi需xu要yao處chu理li大da量liang數shu據ju，外wai部bu數shu字zi主zhu機ji接jie口kou設she計ji的de複fu雜za度du和he功gong耗hao會hui提ti高gao。因yin此ci

，每mei個ge應ying用yong根gen據ju所suo需xu的de精jing度du、功耗預算和設計複雜度以及計劃的算法處理，決定了數字數據的采樣速率。所需的大多數一般采樣速率可以分類如下：

奈奎斯特采樣速率

眾所周知的奈奎斯特采樣1準則指出：為wei了le提ti供gong模mo擬ni輸shu入ru的de忠zhong實shi數shu字zi表biao示shi
，采cai樣yang速su率lv至zhi少shao應ying為wei輸shu入ru帶dai寬kuan的de兩liang倍bei。因yin此ci，奈nai奎kui斯si特te采cai樣yang速su率lv應ying用yong的de數shu字zi采cai樣yang速su率lv為wei目mu標biao輸shu入ru帶dai寬kuan的de兩liang倍bei。這zhe種zhong采cai樣yang速su率lv的de一yi個ge眾zhong所suo周zhou知zhi的de例li子zi是shiCD上的數字音頻數據存儲，其速率為44.1 kSPS
，而目標輸入音頻帶寬最高為20 kHz，即人類聽力的頻率上限。

過采樣速率

有you少shao數shu一yi些xie應ying用yong，例li如ru頻pin率lv諧xie波bo分fen析xi或huo時shi域yu分fen析xi，其qi需xu要yao的de采cai樣yang速su率lv比bi輸shu入ru帶dai寬kuan高gao出chu好hao多duo倍bei。過guo采cai樣yang速su率lv的de一yi個ge例li子zi是shi衝chong擊ji檢jian測ce環huan境jing中zhong瞬shun態tai信xin號hao的de時shi域yu分fen析xi，如ru圖tu1所示。如果這種信號的采樣速率是奈奎斯特采樣速率，我們將無法了解信號的全貌。擁有更多的采樣點可以更忠實地重建和分析信號。

圖1.瞬態信號的時域分析：(a) 奈奎斯特采樣速率，(b) 過采樣速率

可變采樣速率

某些應用（例如相幹采樣）要求以良好的分辨率根據模擬輸入頻率調整輸出采樣速率。電力線監測就是這種應用的一個例子
，需要相幹采樣來滿足IEC 61000-4-30規定的A類(lei)電(dian)能(neng)質(zhi)量(liang)計(ji)量(liang)要(yao)求(qiu)。這(zhe)些(xie)標(biao)準(zhun)的(de)精(jing)度(du)要(yao)求(qiu)決(jue)定(ding)了(le)采(cai)樣(yang)速(su)率(lv)需(xu)要(yao)跟(gen)蹤(zong)輸(shu)入(ru)線(xian)路(lu)頻(pin)率(lv)漂(piao)移(yi)。在(zai)這(zhe)些(xie)應(ying)用(yong)中(zhong)，電(dian)力(li)線(xian)上(shang)的(de)時(shi)鍾(zhong)頻(pin)率(lv)合(he)成(cheng)器(qi)電(dian)路(lu)產(chan)生(sheng)ADC的輸出數字數據采樣時鍾，如圖2所示。

圖2.可變采樣速率：電力線質量監測 

多采樣速率

在zai檢jian測ce和he分fen析xi寬kuan範fan圍wei且qie不bu同tong類lei型xing的de模mo擬ni輸shu入ru的de多duo通tong道dao應ying用yong中zhong，例li如ru示shi波bo器qi或huo數shu據ju采cai集ji應ying用yong，每mei個ge通tong道dao的de采cai樣yang速su率lv可ke能neng不bu同tong。在zai這zhe種zhong情qing況kuang下xia，平ping台tai中zhong使shi用yong的deADC應該能夠靈活地支持多采樣速率。

圖3.多采樣速率應用

因此，數字數據采樣速率要求因應用而異，並不存在一種萬能的采樣速率。所以
，麵向廣闊市場的ADC需要支持寬範圍的可編程數字數據采樣速率。

圖4展示了一個具有外部數字主機的廣義ADC數字數據接口。需要注意的是

，本文中討論的數字數據接口不包括器件配置控製接口
，如SPI或I2C。

圖4.廣義ADC數字數據接口。

核心ADC利用速率為fsin的采樣時鍾對模擬輸入采樣，如圖4所示。在大多數數據手冊中
，輸入采樣時鍾本身一般表示為MCLK。最終數字輸出數據的采樣速率為fodr。通常
，這些引腳在數據手冊中標記為ODR、DRDY或CONVST時鍾。本文使用ODR時鍾這個總稱來表示數字輸出數據時鍾。

ADC核心的采樣速率fsin取決於ADC架構。數字輸出數據速率fodr取決於外部數字主機的數據接口要求。在大多數ADC信號鏈應用中，fsin和fodr可以具有不同的值並且不相關。因此需要進行采樣速率轉換

，將ADC核心的fsin數據映射為fodr的數字輸出數據。以下部分將討論眾所周知的ADC架構（如奈奎斯特ADC和過采樣ADC）中使用的傳統采樣速率轉換技術。此外，我們將深入了解其他相關的數字數據接口要求。

奈奎斯特速率ADC中的采樣速率轉換

在奈奎斯特速率轉換器中，ADC核心的采樣頻率是模擬輸入帶寬fin的兩倍。此類別下最常見的例子是奈奎斯特速率SAR ADC，其輸入和輸出采樣速率相同。因此，數字輸出數據速率時鍾ODR可以複用為ADC核心采樣時鍾MCLK。在SAR ADC數據手冊中，數字輸出數據時鍾表示為CONVST或DRDY。但如前所述，本文將所有這些時鍾統稱為ODR時鍾。ODR和MCLK組合可簡化數字數據接口，如圖5所示，僅需一條時鍾布線。由於時鍾由外部時鍾源或外部數字主機提供並控製
，因此ADC由外部提供時鍾。這意味著ADC是在外部托管模式下運行。

圖5.托管模式中奈奎斯特速率轉換器的簡化數字數據接口

根據應用要求和模擬輸入帶寬

，很容易調整采樣速率fodr。通過調整fodr

，我們還能調整ADC核心的采樣時鍾速率fsin。另一個優點是，當調整fodr時
，整個ADC的功耗也會線性地調整。這種簡化的數字數據接口還有許多其他延伸的好處

，其中一個是多通道應用中易於同步。

易於同步

在單通道ADC應用中，提供給ADC的本地時鍾會固有地將數字數據與給定時鍾同步。在多通道ADC應用中，挑戰是要保證多個模擬輸入的同步采樣
，以及數字數據與ODR時shi鍾zhong邊bian沿yan同tong步bu以yi進jin行xing進jin一yi步bu數shu字zi處chu理li。多duo通tong道dao同tong步bu應ying用yong有you很hen多duo廣guang為wei人ren知zhi的de例li子zi，例li如ru音yin頻pin應ying用yong，其qi中zhong左zuo右you通tong道dao具ju有you特te定ding的de同tong步bu要yao求qiu。另ling一yi個ge典dian型xing例li子zi是shi監jian測ce電dian網wang中zhong的de各ge種zhong電dian力li線xian。在zai每mei條tiao電dian力li線xian內nei部bu，電dian壓ya、電流和功率輸入測量需要同步。利用奈奎斯特速率ADC，如圖6所示，通過共享ODR時鍾並對其路由進行良好規劃，可以輕鬆實現多通道同步。規劃良好的路由可以確保ODR時鍾以相同延遲傳播到每個ADC，並提供盡可能好的通道同步。

圖6.簡化奈奎斯特速率采樣速率轉換器中的同步

簡化的數字數據接口是奈奎斯特速率轉換器的一個重要優勢。下麵討論其無法勝任的一些數字數據接口挑戰。

奈奎斯特速率控製的局限性

噪聲調整

在(zai)基(ji)於(yu)應(ying)用(yong)的(de)模(mo)擬(ni)輸(shu)入(ru)帶(dai)寬(kuan)的(de)奈(nai)奎(kui)斯(si)特(te)速(su)率(lv)轉(zhuan)換(huan)器(qi)中(zhong)，可(ke)以(yi)輕(qing)鬆(song)調(tiao)整(zheng)數(shu)字(zi)數(shu)據(ju)時(shi)鍾(zhong)。時(shi)鍾(zhong)調(tiao)整(zheng)可(ke)帶(dai)來(lai)功(gong)耗(hao)上(shang)的(de)優(you)勢(shi)
，但(dan)由(you)於(yu)所(suo)謂(wei)混(hun)疊(die)折(zhe)返(fan)現(xian)象(xiang)，ADC噪聲會增加。奈奎斯特采樣準則的延伸是，任何超出奈奎斯特頻率的信息都會折返或混疊回到目標頻帶。ADC的模擬輸入會有大量來自信號源和輸入模擬電路的幹擾信息或噪聲
，其延伸到非常高的頻率。ADC采樣導致任何超過fsin/2的輸入噪聲折返，使得目標輸入帶寬中的噪聲增加。如圖7所示，隨著采樣速率降低

，會有更多這樣的外部噪聲折返

，從而增加ADC輸出中的噪聲。

圖7.輸入噪聲折返與采樣頻率的關係

時鍾時序約束

對於SAR ADC，模擬輸入采樣時鍾需要兩個階段，如圖9a所示。一個是采樣階段，其中ADC的輸入采樣電容對模擬輸入充電；另一個是轉換階段，其中該采樣數據被數字化。為了獲得盡可能好的ADC性能，ADC的采樣電路一般存在最短采樣時間要求。因此
，生成此時鍾的外部數字主機或時鍾源需要遵守這些時序約束。

時鍾抖動

應(ying)用(yong)電(dian)路(lu)板(ban)上(shang)的(de)時(shi)鍾(zhong)路(lu)由(you)對(dui)時(shi)鍾(zhong)源(yuan)的(de)電(dian)源(yuan)噪(zao)聲(sheng)或(huo)與(yu)電(dian)路(lu)板(ban)上(shang)的(de)其(qi)他(ta)信(xin)號(hao)耦(ou)合(he)敏(min)感(gan)，因(yin)為(wei)該(gai)噪(zao)聲(sheng)會(hui)增(zeng)加(jia)時(shi)鍾(zhong)邊(bian)沿(yan)的(de)不(bu)確(que)定(ding)性(xing)。時(shi)鍾(zhong)邊(bian)沿(yan)的(de)不(bu)確(que)定(ding)性(xing)被(bei)稱(cheng)為(wei)抖(dou)動(dong)，采(cai)樣(yang)時(shi)鍾(zhong)上(shang)有(you)多(duo)種(zhong)類(lei)型(xing)的(de)時(shi)鍾(zhong)抖(dou)動(dong)會(hui)影(ying)響(xiang)ADC的性能。最常見的是周期間均方根抖動，其增加了模擬信號采樣點的可變性，導致性能下降
，如圖8所示。有關均方根時鍾抖動對ADC性能的影響的更多詳細信息，請參閱相關文章2。

圖8.時鍾抖動引起模擬輸入采樣點的不確定性

總結一下，時鍾抖動導致ADC數據的誤差增加可以量化為信噪比(SNR)的降低：

其中σ_j為均方根抖動。

當數字主機或時鍾源的噪聲很高時，式1意味著要達到所需的SNRj，我們要麼限製輸入帶寬，要麼采用額外的技術來濾除時鍾噪聲。

時鍾抖動是多通道應用的一個更嚴重挑戰，平衡同步和長時鍾布線引起的抖動增加需要良好的時鍾架構規劃3。在這種情況下，需要采取適當的隔離和緩衝措施以確保ADC具有低噪聲時鍾。隔離可利用常見的數字隔離器實現
，但需要增加設計複雜度和功耗方麵的預算。

圖9.奈奎斯特速率轉換器數據接口的局限性：(a) 時鍾時間約束，(b) 多通道應用中的隔離要求

了解奈奎斯特速率ADC中的采樣速率控製之後，我們看一下過采樣ADC中使用的采樣速率控製技術。

過采樣ADC中的采樣速率轉換

如本係列之前的文章所述，對連續時間信號進行采樣和數字化會有信息損失
，並且會在采樣輸出中引入量化噪聲。有一類ADC遵(zun)循(xun)這(zhe)樣(yang)的(de)原(yuan)則(ze)
，即(ji)樣(yang)本(ben)數(shu)越(yue)大(da)
，精(jing)度(du)越(yue)高(gao)，量(liang)化(hua)噪(zao)聲(sheng)誤(wu)差(cha)越(yue)小(xiao)。因(yin)此(ci)，其(qi)模(mo)擬(ni)輸(shu)入(ru)采(cai)樣(yang)速(su)率(lv)高(gao)於(yu)奈(nai)奎(kui)斯(si)特(te)采(cai)樣(yang)速(su)率(lv)
，這(zhe)被(bei)稱(cheng)為(wei)過(guo)采(cai)樣(yang)。一(yi)些(xie)新(xin)型(xing)精(jing)密(mi)SAR ADC使用這種過采樣技術
，被稱為過采樣SAR ADC。圖10a顯示了過采樣SAR ADC的噪聲優勢。另一類使用過采樣概念的ADC是Σ-Δ型ADC4

，其量化噪聲Qe被進一步整形並向外推出
，以提高目標輸入帶寬中的性能。圖10b顯示了Σ-Δ型調製器的量化噪聲的噪聲整形特性。在數學上，采樣頻率為OSR × fodr/2
，其中OSR為過采樣率。

圖10.(a) 過采樣SAR ADC的頻譜，(b) Σ-Δ型ADC的頻譜

如果直接將核心ADCdeguocaiyangshujuyuwaibushuzizhujijiekou，namehouzhejiangyaojieshouxuduorongyuxinxi，daozhiguozai。ciwai，zaimouxieqingkuangxia，zhujikenengbuzhichizhezhonggaoshuzishujusulvchuanshusuoxudeyangeshixuyueshu，erqiehaihuidaozhigaogonghao。yinci，zuiyoufangshishijintigongmubiaoshurudaikuanzhongdexingnengyouhuashuju。zheyiweizhe
，shuchushuzishujusulvyingjiangdihuochouqudaonaikuisitesulv(2 × fin)，或奈奎斯特速率的幾倍，具體取決於應用需要。因此，需要一種采樣速率轉換器來將ADC核心數據的高采樣速率fsin映射為所需的fodr。

有一種稱為抽取的傳統數字采樣速率轉換技術，它能以2N的倍數濾波和抽取核心ADC數據，如圖11所示。向ADC提供稱為MCLK的輸入采樣時鍾。所需的數字輸出數據采樣速率(ODR/DRDY)時鍾——其為MCLK的分頻版本——作為輸出提供。基於所需的抽取率，通過設置N來實現分頻比。對於fodr編程，為了獲得更精細的分辨率，MCLK也可以根據應用的輸入帶寬要求進行調整。觀察過采樣ADC的數字數據接口，ODR時鍾由ADC給出和控製。這意味著ADC提供該時鍾，在主機模式下其名稱為ADC。

圖11.離散時間Σ-Δ(DTSD) ADC的數字數據接口

因此，將抽取用作采樣速率轉換技術時，ADC能以較低輸出數據速率提供高性能數字數據。但是，這種技術也有自己的局限性。

使用抽取控製采樣速率的局限性

非線性噪聲、功耗調整

在可變速率應用中，抽取率和MCLK兩者或其中之一可以調整。當僅提高抽取率時
，fodr降低，噪聲隨著數字濾波器濾除更多量化噪聲而降低。隻有數字濾波器的功耗線性降低。如果像在SAR ADC中討論的那樣降低MCLK，則整個ADC的功耗會線性降低，但噪聲會因為混疊折返而增加。

許多係統同時調整ADC的MCLK和抽取率來實現寬範圍的ODR
，但這種方法可能導致測量噪聲性能或係統功耗性能發生不希望的階躍變化。

時鍾抖動

由於輸入采樣時鍾頻率fsin更高，因此過采樣ADC對時鍾抖動的敏感性比奈奎斯特速率SAR ADC更高，如式1所示。所以
，時鍾源和MCLK的de時shi鍾zhong路lu由you應ying基ji於yu應ying用yong容rong許xu的de抖dou動dong噪zao聲sheng來lai規gui劃hua。無wu論lun單dan通tong道dao還hai是shi多duo通tong道dao應ying用yong信xin號hao鏈lian，應ying用yong電dian路lu板ban上shang都dou會hui有you許xu多duo切qie換huan信xin號hao在zai運yun行xing。來lai自zi這zhe種zhong高gao噪zao聲sheng信xin號hao的de耦ou合he會hui提ti高gaoMCLK上的時鍾抖動。因此
，為了獲得最優ADC性能，需要利用數字隔離器來滿足MCLK的隔離需求。這種額外的設計規劃會帶來麵積和功耗方麵的成本。如前所述
，為了讓fodr編程具有更精細的分辨率
，MCLK也會調整。然而
，具有所需fsin值和抖動性能的MCLK時鍾源可能很有限。

同步

實現同步是過采樣ADC的另一個挑戰。通常
，Σ-Δ型ADC中提供一個稱為SYNC_IN的額外引腳用於同步。SYNC_INyinjiaodechufahuiqidongduimonishurudetongbucaiyangyijichouqulvboqidefuwei。jingguoshuzilvboqijianlishijianzhihou，shuzishuchushujushitongbude。shuzilvboqijianliqijiandeshuzishuchushujushizhongduande
，rutu12所示。它還假設，所有ADC的MCLK和SYNC_IN命(ming)令(ling)是(shi)同(tong)步(bu)的(de)。在(zai)高(gao)采(cai)樣(yang)速(su)率(lv)時(shi)鍾(zhong)上(shang)實(shi)現(xian)這(zhe)種(zhong)同(tong)步(bu)
，特(te)別(bie)是(shi)在(zai)有(you)隔(ge)離(li)器(qi)或(huo)頻(pin)率(lv)合(he)成(cheng)器(qi)的(de)情(qing)況(kuang)下(xia)，會(hui)是(shi)一(yi)個(ge)巨(ju)大(da)挑(tiao)戰(zhan)。一(yi)種(zhong)致(zhi)力(li)於(yu)解(jie)決(jue)數(shu)據(ju)中(zhong)斷(duan)和(he)同(tong)步(bu)挑(tiao)戰(zhan)的(de)係(xi)統(tong)解(jie)決(jue)方(fang)案(an)是(shi)時(shi)鍾(zhong)頻(pin)率(lv)合(he)成(cheng)器(qi)電(dian)路(lu)
，例(li)如(ru)PLL
，它會為所有通道生成同步的MCLK。

圖12.發生數據中斷的DTSD ADC中的同步

快速總結一下，當觸發SYNC_IN引腳時，PLL環路啟動與參考時鍾的時鍾同步。在PLL建立期間，MCLK速率會調整，使得在建立結束時，輸入ADC采樣邊沿和ODR時鍾邊沿同步。有關該解決方案的原理和細節，請參閱 "同步關鍵分布式係統時，最新Σ-Δ ADC架構可避免數據流中斷"5。

圖13.基於PLL的DTSD ADC同步解決方案

要點是

，與SAR ADC相比，Σ-Δ型ADC或過采樣SAR ADC的同步多出了板載電路、PLL或時鍾頻率合成器要求
，這會增加設計複雜性和功耗。ADI公司探索了另一種新穎的技術，稱為同步采樣速率轉換，它能在一定程度上幫助化解同步挑戰。

同步采樣速率轉換(SRC)

對於已討論的簡單抽取的若幹挑戰

，一種解決方案是使用同步采樣速率轉換6。SRC的優點是抽取率可以是fsin的任何整數或小數倍
，從而可以更精細地控製fodr。ADI探索了該技術，並將其與 AD7770 中的精密DTSD轉換器配對使用。有關SRC的更多細節
，請參閱AD7770的 數據手冊 或 參考資料 。

重點是，SRC中能以精細分辨率對fodr進行編程
，因此同步變得更容易。例如，抽取率能以非常精細的步進變化

，而無需調整外部MCLK。因此，當觸發SYNC_IN時，通道將會同步
，如圖14所示。

圖14.使用SRC實現多通道同步

在不調整MCLK的情況下實現更精細的fodr
，可以克服簡單抽取技術的大多數局限性。SRC也有自己的局限性和挑戰需要克服。

SRC的局限性

SRC並未解決讓所有通道具有相同MCLK的同步挑戰。

時鍾抖動/同步

在MCLK抖動方麵
，SRC具有與簡單抽取采樣速率控製相同的局限性。ADC性能對高fsin引起的時鍾抖動的敏感性，需要通過MCLK的隔離柵或噪聲濾波電路來解決。在多通道應用中，由於MCLK要路由到多個ADC通道，因此這一挑戰的難度進一步加大。為了實現同步
，MCLK和SYNC_IN引腳信號需要同步，如圖16a所示。挑戰在於，所有時鍾同時到達ADC，與時鍾到PCB的距離和隔離柵可能造成的延遲無關。需要建立包括隔離柵和路由架構在內的精心設計的時鍾方案，以確保所有ADC通道經曆同樣的延遲，哪怕路徑中有隔離器也無妨。

接口模式

到目前為止，所討論的數字數據接口是主機模式和托管模式，其與ADC核心架構相關。例如，奈奎斯特速率ADC的數字數據時鍾由外部時鍾源或數字主機控製並提供。因此，它們隻能被設置為托管模式。過采樣ADC提(ti)供(gong)並(bing)控(kong)製(zhi)外(wai)部(bu)數(shu)字(zi)主(zhu)機(ji)的(de)數(shu)字(zi)時(shi)鍾(zhong)。因(yin)此(ci)
，它(ta)們(men)隻(zhi)能(neng)被(bei)設(she)置(zhi)為(wei)主(zhu)機(ji)模(mo)式(shi)。由(you)此(ci)可(ke)見(jian)，上(shang)麵(mian)討(tao)論(lun)的(de)所(suo)有(you)采(cai)樣(yang)速(su)率(lv)控(kong)製(zhi)技(ji)術(shu)存(cun)在(zai)一(yi)個(ge)普(pu)遍(bian)的(de)局(ju)限(xian)性(xing)
，那(na)就(jiu)是(shi)不(bu)能(neng)獨(du)立(li)地(di)規(gui)劃(hua)數(shu)據(ju)接(jie)口(kou)。

對於大多數數字數據接口挑戰，一種解決方案是將MCLK時鍾域和ODR時鍾域解耦。因此

，ADI公司重新引入了新穎的異步采樣速率轉換技術，使得ODR時鍾和數據接口時鍾相互獨立
，從而打破了ADC核心架構長久以來的障礙，ODR時鍾的選擇和控製不再受限。

異步采樣速率轉換

ASRC在數字域中以fsin對核心ADC數據重新采樣，並將其映射到任何所需的輸出數據速率。ASRC可以被認為是能夠實現任何非整數抽取的數字濾波器。然而，為了實現優化的性能
、麵積和功耗，應由ASRC處理小數抽取，然後由一個簡單的抽取濾波器來處理整數抽取，如圖15所示。ASRC對ADC核心數據重新采樣，並以fsin/N × fodr抽取數據。ASRC的輸出數據速率為N × fodr。同時，抽取濾波器得到所需的÷N抽取。

在某種形式的ASRC實現中，係數fsin/N × fodr可以由信號鏈設計人員根據ADC的fsin、所需fodr和從ADC上實現的抽取濾波器獲知的N來設置。這類似於設置SRC中的抽取率，不同點是抽取比率可以是無理數比率
，並且支持非常精細的分辨率。在這種情況下，如同在SRC中，ODR時鍾與MCLK同步，並且是在片內通過MCLK分頻而產生的輸出。

另一種形式的ASRC實現是，ODR時鍾由外部時鍾源或類似於奈奎斯特速率轉換器的數字主體提供。在這種情況下
，ASRC具有內部時鍾頻率合成器

，它會計算fsin/N × fodr比率

，並為ASRC和抽取濾波器產生所需的時鍾。ODR無需與MCLK同步，可以獨立設置為任何采樣速率。

圖15.ASRC實現：(a) 設置比率
，(b) 片內計算比率

因此，無論何種形式，ASRC技術都支持信號鏈設計人員以細粒度設置fodr，並打破長久以來的限製
，即fodr以輸入采樣速率的整數或小數比為限。結果是
，ODR時鍾的采樣速率和時序要求現在純粹屬於數字接口的功能範圍，並且完全與ADC的輸入采樣頻率無關。這兩種實現形式的任何一種都展現了ASRC的優勢
，信號鏈設計人員因而得以簡化數字數據接口設計。

ASRC的價值主張

MCLK和ODR時鍾解耦

在任何一種實現形式中，由於能以更精細的分辨率設置/調整fodr（調整幅度可以是幾分之一赫茲），因此ASRC允許獨立選擇MCLK和ODR時鍾速率。MCLK速率fsin可以根據ADC性能和時鍾抖動要求來選擇

，而ODR時鍾fodr可以根據數字數據接口要求來實現。

時鍾抖動

在奈奎斯特速率轉換器和過采樣ADC中
，我們都看到MCLK和ODR相關

，需要調整MCLK以實現更精細分辨率的fodr。然而，能夠匹配任何fsin速率的MCLK之時鍾抖動要求的時鍾源是有限的。因此，需要權衡MCLK抖動引起的ADC性能降低和fodr的可能分辨率。就ASRC而言
，可以選擇MCLK源以提供最佳的時鍾抖動，因為fsin的值可以獨立選擇，與ODR無關。

接口模式

ASRC讓MCLK和ODR的時鍾速率不再相關

，因此接口模式的選擇有一定的自由度。任何具有ASRC後端的ADC都可以獨立配置為主機或托管外設，而不用考慮ADC核心架構。

同步

在先前討論的多通道同步技術中
，MCLK時鍾路由有嚴格的要求。需要規劃隔離柵和時鍾架構以滿足時鍾抖動和同步要求。現在，每個通道的MCLK源可以是獨立的，如圖16b所示。在主機工作模式下


，抽取率可以獨立設置以實現同步。在托管模式下
，如圖16b所示，ODR可以共享和同步。由於ODR時鍾的速率較低且隻是一個數字數據選通時鍾，因此它沒有像MCLK那麼嚴格的抖動要求
，故而可以放鬆對隔離柵或時鍾路由的嚴格要求。

圖16.(a) 使用SRC的Clock和SYNC_IN分配，(b) 利用ASRC簡化時鍾和同步

總之，ASRC開辟了創新和簡化與外部數字主機接口的探索之道。此外，MCLK可以是獨立的
，因而它非常適合與CTSD ADC配對使用。

ASRC與CTSD ADC配對

CTSD ADC核心對過采樣和噪聲整形的Σ-Δ概念也有效，同時提供電阻輸入

、參考驅動和固有混疊抑製等架構優勢。這些特性大大簡化了模擬輸入前端設計。如 第2部分 所討論，由於核心ADC環路是一個連續時間係統，因此將環路係數調整為數據手冊中指定的固定輸入采樣速率。

CTSD ADC的局限性是MCLK不能像在DTSD或SAR ADC中那樣調整。如果CTSD ADC與SRC配對，則ODR將是該固定采樣時鍾的函數。這會限製CTSD ADC的使用範圍。應用需要的ODR可以是該固定fsin的無理數比。此外，CTSD ADC要求該MCLK精確且具有低抖動
，以實現優化ADC性能。例如，精度要求可以是±100ppm左右，均方根抖動為10 ps。因此，MCLK將需要一個規劃良好的時鍾架構，以保證多通道應用中的抖動噪聲較低。MCLK是高頻時鍾，因而挑戰難度加大。

ASRC能讓MCLK和ODR解耦，非常適合應對CTSD ADC架構的局限性。MCLK時鍾源可以在本地且靠近ADC，避免長時鍾布線及耦合到其他信號，導致抖動噪聲增加。因此，ASRC與CTSD ADC的組合帶來一類新的ADC，其既有CTSD ADC的架構優勢，又能克服固定
、低抖動MCLK的局限性。

結論

ASRC讓信號鏈設計人員可以獨立地以粒度選擇所需的輸出數據速率。另一個優點是，由於輸入采樣時鍾和ODR時鍾解耦，多通道應用中可以有效地規劃數字隔離。自由地配置數據接口而不用考慮核心ADC架構，是對信號鏈的另一種簡化。本文有助於了解相比於傳統采樣速率轉換，ASRC給數字數據接口帶來的各種優點和簡化。一般而言
，ASRC可以與任何ADC核心架構配對，但與CTSD ADC配對可以簡化模擬輸入端及數字數據端的完整信號鏈設計。明確ASRC的需求和價值主張之後
，請留意後續文章，我們將深入闡述ASRC的概念及其構建模塊。這些細節有助於信號鏈設計人員了解與ASRC相關的性能指標，並在應用中發揮其優勢。

參考電路

1 Walt Kester。 “MT-002教程：奈奎斯特準則對數據采樣係統設計有何意義”。 ADI公司，2009年。

2 Derek Redmayne、Eric Trelewicz和Alison Smith。 “設計筆記1013：了解時鍾抖動對高速ADC的影響”。 淩力爾特，2006年。

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5 Lluis Beltran Gil。 “同步關鍵分布式係統時
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AD1893數據手冊。ADI公司。

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