我們將以使用了 TI 電源管理產品的一個電源管理參考設計為例來提供對這些論述的支持。

能量之源:大型旁路去耦電容

處理器所使用的全部電流除了由電源本身提供以外，處理器旁路和一些電源的大型電容也是提供電流的重要來源。當處理器的任務級別(level of activity)急劇變化而出現陡峭的負載瞬態時，首先由一些本地旁路電容提供瞬時電流——zhezhongdianrongtongchangweixiaoxingtaocidianrong
，qikeyiduifuzaidebianhuakuaisuxiangying。suizhechulisududezengjia，duiyugengduonengliangcunchupangludianrongdexuqiubiandegengweizhongyao。lingyigenenglianglaiyuanshidianyuandedaxingdianrong。weilebimianchuxianwendingxingwenti
，bixuzhuyiyidingyaoquebaodianyuandewendingxing，bingqiekeyiliyongtianjiadepangludianrongzhengquediqidong。yinci
，womenyaobaozhengduidianyuanfankuihuiludebuchangyishiyingewaidepangludianrong。dianyuanpingguban (EVM) 在試驗台上可能非常有效
，但在負載附近添加了許多旁路電容的情況下其性能可能會發生變化。

作為一個經驗法則
，我們可以通過盡可能近的在處理器功率引腳處放置多個0603或0402電容(60用於內核電壓
，而30用於DM6443的I/O電壓)
，從而將DaVinci電源電壓從係統噪聲中完全去耦。更小型的0402電容是較好的選擇，因為其寄生電感較低。較小的電容值(例如，560pF)應該最為接近功率引腳，其距離僅為1.25cm。其次，最為接近功率引腳的是中型旁路電容(例如
，220nF)。建議每個電源至少要使用8個小型電容和8個中型電容
，並且應緊挨著BGA過孔安裝(占用內部BGA空間，或者至少應在外部角落處)。在更遠一點的地方，可以安裝一些較大的大型電容，但也應該盡可能地靠近處理器。

浪湧電流

具ju有you大da旁pang路lu電dian容rong的de電dian源yuan存cun在zai啟qi動dong問wen題ti，因yin為wei電dian源yuan可ke能neng無wu法fa對dui旁pang路lu電dian容rong充chong電dian，而er其qi正zheng是shi啟qi動dong期qi間jian滿man足zu處chu理li器qi要yao求qiu所suo需xu要yao的de。因yin此ci，在zai啟qi動dong期qi間jian
，過guo電dian流liu可ke能neng會hui引yin起qi電dian源yuan的de關guan斷duan，或huo者zhe電dian壓ya可ke能neng會hui暫zan時shi地di下xia降jiang(變為非單調狀態)。一個很好的設計實踐是確保電壓在啟動期間不發生壓降
、過衝或承受長時間的高壓狀態。為了減少浪湧電流
，可以通過增加內核電壓電源的啟動時間，來允許旁路電容緩慢地充電。許多DC/DC調節器都具有獨特的可調軟啟動引腳，以延長電壓斜坡時間。如果調節器不具有這種軟啟動引腳

，那麼我們可以利用一個外部 MOSFET 以及一種RC充電方案，來從外部對其進行實施。我們還推薦使用一種帶有電流限製功能的DC/DC調節器
，來幫助維持一種單調的電壓斜坡。實施一個軟啟動方案有助於滿足DaVinci處理器的排序要求。

排序

越來越多的處理器廠商將提供推薦的內核及I/O上電排序的時序準則。一旦獲知時序要求
，POL電源設計人員便可選擇一種適當的技術。對一個雙路電源上電和斷電的方法有很多種：順序排序和同時排序是最為常用的兩種方法。

當在內核和I/O上電之間要求一個較短的毫秒級時間間隔時，我們就可以實施順序排序。實施順序排序的一種方法是，隻需將一個穩壓器的 PWERGOOD引腳連接至另一個穩壓器的ENABLE引腳即可。當內核和I/O電壓差在上電和斷電期間需要被最小化時，就需要使用同時排序。要實施同時排序
，內核和I/O電壓應彼此緊密地跟蹤，直到達到較低的理想電壓電平。在這一點上，較低的內核電壓達到了其設定值要求，而較高的I/O電壓將可以繼續上升至其設定值。

在自升壓模式中，DaVinci處理器要求對CVDD和CVDDDSP內核電源進行同時排序。在主機升壓模式中，CVDD 必須斜坡上升
，並在CVDDSP開始斜坡上升以前達到其設置值(1.2V)。作為一個最大值，CVDDDSP 電源必須在關閉(開啟)“始終開啟”和DSP域之間的短路開關以前上電。我們可以以任何順序啟動I/O電源(DVDD18、DVDDR2和DVDD33)，但是必須在CVDD電源100ms的同時達到其設定值。

穩壓精度

dianyuanxitongdedianyarongchayoujigeyingxiangyinsu。dianyajizhunjingdujiushizuiweizhongyaodeyigeyingxiangyinsu，womenkeyizaidianyuanguanliqijiandechanpinshuomingshuzhongzhaodaoqiguifan。xinxingwenyaqiyaoqiudadao±1%的精度或更高的溫度基準精度。一些成本較低的穩壓器可能會要求±2%或±3%的de基ji準zhun電dian壓ya精jing度du。請qing在zai產chan品pin說shuo明ming書shu中zhong查zha看kan穩wen壓ya器qi廠chang商shang的de相xiang關guan規gui範fan，以yi確que保bao穩wen壓ya精jing度du可ke以yi滿man足zu處chu理li器qi的de要yao求qiu。另ling一yi個ge影ying響xiang穩wen壓ya精jing度du的de因yin素su是shi穩wen壓ya器qi外wai部bu反fan饋kui電dian阻zu的de容rong差cha。

在要求精確容差值的情況下，我們推薦使用±1%的容差電阻。另外，在將這種電阻用於編程輸出電壓時，其將會提供額外±0.5%的精度。具體的計算公式如下：
　　
輸出電壓精度=2×(1-VREF/VOUT)×TOLRES
　　
第三個影響因素是輸出紋波電壓。一個卓越的設計實踐是針對低於1%輸出電壓的峰至峰輸出電壓進行設計，其可使電源係統的電壓精度提高±0.5%。假設為±2%基準精度，那麼這3個影響因素加在一起則為±3%的電源係統精度。
　　
DaVinci CVDD電源要求一個可帶來±4.2%精度的50mV容差的1.2V典型內核電源。3.3V DVDD電源具有一個可帶來±4.5%精度的150mV的容差，而1.8V DVDD電源則具有一個可帶來±5%精度的90mV的容差。使穩壓器靠近負載來減少路由損耗是非常重要的。需要注意的是，如果電源具有3%的容差，且處理器內核電壓要求具有4.2%容差的情況下
，我們就必須對去耦網絡進行設計，以能夠適應1.2V電壓軌的1.2%精度或14mV容差。
　　
曆li史shi經jing驗yan數shu據ju顯xian示shi，內nei核he電dian壓ya隨sui著zhe處chu理li技ji術shu的de發fa展zhan而er不bu斷duan降jiang低di。對dui內nei核he電dian壓ya稍shao作zuo改gai變bian，便bian可ke提ti供gong更geng高gao的de性xing能neng，或huo節jie省sheng更geng多duo的de電dian量liang。選xuan擇ze一yi個ge具ju有you可ke編bian程cheng輸shu出chu電dian壓ya和he±3% 以上輸出電壓容差的穩壓器是一種較好的設計方法。相比從零開始重新設計一種全新的電源，簡單的電阻器變化或引腳重新配置要容易得多。因此，我們要選擇一款可以支持低至0.9V或更低輸出電壓的穩壓器，以能夠最大化地重用，並幫助簡化TI片上係統(SoC)器件未來版本的使用。

一旦充分了解了去耦

、排序和容差要求以後，為DaVinci處(chu)理(li)器(qi)設(she)計(ji)一(yi)款(kuan)電(dian)源(yuan)解(jie)決(jue)方(fang)案(an)就(jiu)變(bian)得(de)非(fei)常(chang)簡(jian)單(dan)明(ming)了(le)。在(zai)為(wei)所(suo)有(you)高(gao)性(xing)能(neng)處(chu)理(li)器(qi)設(she)計(ji)電(dian)源(yuan)時(shi)，堅(jian)持(chi)使(shi)用(yong)上(shang)述(shu)技(ji)術(shu)是(shi)一(yi)個(ge)相(xiang)當(dang)不(bu)錯(cuo)的(de)設(she)計(ji)實(shi)踐(jian)。