shishishang
，zhenzhengdekaiguansuduqujueyuqitajigeyinsu，liruqiehuandesuduhebaochizhajikongzhidenengli
，tongshiyizhizhajiqudonghuiludiangandailaideyingxiang。tongyang，dizhajiyuzhihaihuijiazhongLdi/dt問題。根據具體應用建立FET性能模型並采用電子表格記錄數據的經驗豐富的設計人員，亦未能從熟悉的模型中獲得雖然MOSFET的芯片和封裝不斷改進，但是它們是否能有效的應用於電源產品依然麵臨著不小的挑戰。除了器件結構和加工工藝
，MOSFET的性能還受其他幾個周圍相關因素的影響：如封裝阻抗、印刷電路板(PCB)布局、互連線寄生效應和開關速度等。滿意的結果。

zhengyinweilejiedianluzhongjingtiguandexingnenghenzhongyao
，suoyiwomenjiangxuanyongbanqiaotuopu。zhezhongtuopushidianlidianzizhuangzhizuichangyongdetuopuzhiyi。zhexielizizhongdianjieshaoletongbuyajiangzhuanhuanqi——一個半橋拓撲的具體應用。

1、共源極電感效應 

 

  

圖1半橋電路

圖1為具備雜散電感和電阻(由封裝鍵合線
、引線框以及電路板布局和互連線帶來)等寄生效應的半橋電路。共源電感(CSI)傾向於降低控製FET(高邊FET)的導通和關斷速度。如果與柵極驅動串聯，通過CSI的電壓加至柵極驅動上
，可使FET處於導通狀態(條件：V = -Ldi/dt)
，從而延遲晶體管的關斷。這也會增大控製FET的功耗
，如圖2所示。

圖2 功耗曲線

更(geng)高(gao)的(de)功(gong)耗(hao)會(hui)導(dao)致(zhi)轉(zhuan)換(huan)效(xiao)率(lv)降(jiang)低(di)。另(ling)外(wai)

，由(you)於(yu)雜(za)散(san)電(dian)感(gan)，電(dian)路(lu)出(chu)現(xian)尖(jian)峰(feng)電(dian)壓(ya)的(de)可(ke)能(neng)性(xing)很(hen)高(gao)。如(ru)果(guo)這(zhe)些(xie)尖(jian)峰(feng)電(dian)壓(ya)超(chao)過(guo)器(qi)件(jian)的(de)額(e)定(ding)值(zhi)

，可(ke)能(neng)會(hui)引(yin)起(qi)故(gu)障(zhang)。

為了消除或使這種寄生電感最小化，設計人員必須采用類似無引腳或接線柱的DirecFET等封裝形式，並采用使互連線阻抗最小化的布局。與標準封裝不同
，DirecFET無鍵合線或引線框。因此
，它可極大地降低導通電阻，同時大幅降低開關節點的振鈴，抑製開關損耗。
 
2、緩和C dv/dt感應導通

影響性能的另一個因素是C dv/dt感應導通(和由此產生的擊穿)。C dv/dt通過柵漏電容CGD的反饋作用(引起不必要的低邊FET導通)，使低邊(或同步)FET出現柵極尖峰電壓。

實際上，當Q2的漏源極的電壓升高時，電流就會經由柵漏電容CGD 流入總柵極電阻RG。因此
，它會導致同步FET Q2的柵極出現尖峰電壓。當該柵極電壓超出規定的閾值時
，它就會被迫導通。典型同步壓降轉換器拓撲中，同步FET Q2在這種工作模式下的主要波形。

若要準確地確定低邊或同步MOSFET Q2的這種現象帶來的功耗，需要對其漏源電壓VDS_Q2 進行一段時間的鉗位控製。在鉗位控製時段
，其功耗約為： 

 

在這個等式中
，Vcl 代表VDS_Q2 的鉗位電壓值；fs代表開關頻率；Irrm 代表峰值反向恢複電流；tcl 代表反向恢複電流由Irrm 降至零所需的時間。由上式可以看出，C dv/dt感應損耗是Vin、dv/dt和開關頻率的函數
，反過來，它也會受驅動速度、柵極電荷Qg、反向恢複電荷Qrr和布局的影響。因此，要想抑製這種不必要的導通，需要選擇具備低荷比(QGD/QGS1)的適用同步MOSFET Q2。在QGD/QGS1中，QGD代表柵漏米勒電荷，QGS1代表柵極電壓達到閾值之前的柵源電荷。

盡管降低CDS 或增大CGS可降低C dv/dt感應電壓，但Q2的C dv/dt感應導通還取決於漏源電壓 VDS-Q2 和閾值電壓Vth。由於柵極閾值電壓會隨著溫度的升高而降低，因此這個問題在溫度升高情況下會進一步惡化。因此，低閾值FET對C dv/dt問題尤其敏感。

在實際應用中，要想評估同步MOSFET Q2，需要了解柵極電容的柵極電荷性能。因此
，聰明的辦法是調查C dv/dt感應導通
，這需要查看累積的米勒電荷。為避免Q2錯誤導通，設計人員必須確保當漏源電壓VDS-Q2 達到輸入電壓時
，它必須比柵源電容的總電荷低。