haowuyiwen，weichuliqidepinlvkeyitongguoxuduofangshidafuzengjia
，danqueshouxianyuzhucunchuqidexingnengerbixujiangdiqipinlvlaiweichijisuanjixitongdewendingxing。benwenzuozhetongguoduijingtaisuijicunquneicun(SRAM)單元縮減布局麵積的研究，提出一種新的存取技術，可望提升動態隨機存取內存(DRAM)單元的訪問速度。

 

 

提升供應電壓以及降低環境溫度有助於增加微處理器、芯片組、主存儲器的頻率
，這是對於計算機係統執行超頻(overclock)的實體特性；微處理器、芯片組
、主存儲器
、主板的整體電路設計，則是用於執行超頻的硬件特性。此外，維持操作係統(OS)以及應用程序在執行時的穩定性，是在超頻之後的軟件特性。

 

zaichaopinjinxingzhong
，mouxieyingyongchengxuhuiyoupinfandeshuxuejisuan
，yijidaliangdeshujucunqu，zheshikenengfashengchaoguoxinpianfengzhuangcailiao
，huowaibusanrezhuangzhidesanrexiaolv，yincixuyaozidongchaopindejishulaijianshixitongyijitiaozhengpinlv。lingyizhongzidongchaopinshiweilequerennaxieanzhuangzaizhubanshangdeweichuliqi
、芯片組、主存儲器搭配的外部散熱裝置能夠達到超頻極限。當基本輸入輸出係統(BIOS)的程序代碼加入這一自動超頻的功能時，個人計算機(PC)就不必進入OS，也就是不必接上任何磁盤驅動器，就能迅速獲得超頻的極限值，並且減少磁盤驅動器的磨損。

 

由(you)於(yu)微(wei)處(chu)理(li)器(qi)對(dui)於(yu)外(wai)圍(wei)設(she)備(bei)的(de)數(shu)據(ju)存(cun)取(qu)會(hui)通(tong)過(guo)主(zhu)存(cun)儲(chu)器(qi)來(lai)處(chu)理(li)，所(suo)以(yi)主(zhu)存(cun)儲(chu)器(qi)的(de)穩(wen)定(ding)性(xing)影(ying)響(xiang)著(zhe)微(wei)處(chu)理(li)器(qi)的(de)執(zhi)行(xing)，即(ji)使(shi)能(neng)夠(gou)對(dui)微(wei)處(chu)理(li)器(qi)進(jin)行(xing)超(chao)頻(pin)也(ye)必(bi)須(xu)擁(yong)有(you)可(ke)配(pei)合(he)大(da)幅(fu)超(chao)頻(pin)的(de)主(zhu)存(cun)儲(chu)器(qi)，這(zhe)就(jiu)是(shi)超(chao)頻(pin)內(nei)存(cun)模(mo)塊(kuai)的(de)用(yong)途(tu)。

 

 

單倍數據速率同步動態隨機存取內存(SDR SDRAM)數據傳輸接口主要針對DRAM的存取特性
，因為DRAM需要經由更新操作來維持儲存狀態，並且在讀取期間需要額外執行回寫操作；雖然在寫入期間沒有額外的操作，但也需要一段時間才能完成儲存
，這也相當於執行回寫操作的時間。由於DRAM的寫入以及回寫時間，皆遠大於高速微處理器內部的頻率時間，所以SDRAM根據這樣的存取特性而設計數據傳輸接口的各種信號與操作程序。SDRAM在發展至雙倍數據速率(DDR)之後的性能價格比皆優於其它數據傳輸接口(如Rambus DRAM；RDRAM)。如今，DDR SDRAM又區分為標準型以及移動型。

 

圖1顯示SDRAM的簡要功能方塊圖
，行地址選通信號(CAS#)是根據預充電而設計的延遲控製信號
，亦即無預充電則不必分時控製列地址選通信號(RAS#)
、CAS#。差動頻率信號(CLK, CKE)的頻率是基於微處理器的工作頻率
，數據屏蔽信號(DQM)對應差動頻率信號的邊緣
；zhexiexinhaoyongyujinxingtongbuchuanshucaozuo。duiyugancefangdaqiyijixieruqudongqidepeizhiguihua
，tongchanggenjuwaibushujuzongxiandeweikuanduershejixiangtongdeshuliang，raner
，keyidaorubingxingcunqudefangfalaizengjiacunquxiaolv
，yincizengjialexingdizhideweikuanduyixuanzetongliebutongxingdegancefangdaqiyuxieruqudongqi。zhezhongfangfachanshenglecongfamoshi(burst mode)以及同列存取
，但並不會增加訪問速度，並且還要進行同步傳輸操作，所以需要數據緩存器。

圖1：SDRAM的簡要功能方塊圖。

 

圖2顯示SDRAM的命令序列，主要參考美光科技(Micron Technology)產品型號為MT48H8M16LF (Mobile SDRAM)的規格表而來。在各命令序列之中
，最單純的命令序列是單一讀取以及單一寫入，由此可清楚SDRAM的基本操作規則。在圖中所表現的命令序列是先執行預充電(PRE)，然後活化(ACT)，最後執行讀取或寫入存取(RD或WR)，如此循環。

圖2：SDRAM的命令序列：單一讀取或單一寫入

 

圖中，頻率時間(tCK)是從此次頻率邊緣至下次頻率邊緣為止的時間。列地址選通預充電時間(tRP)是從PRE命令至ACT命令為止的時間。列地址選通至行地址選通延遲(tRCD)是從ACT命令至RD命令或WR命令為止的時間。行地址選通潛伏(CL)是從RD命令開始等候一段時間，並且以tCK為基本單位

，然後乘上倍數。寫入時間(tWR)是從WR命令至PRE命令為止的時間
；另外還可以tCK為基本單位

，然後乘上倍數，如同行地址選通潛伏的計時方法，因此命名為行地址選通寫入潛伏(CWL)。列地址選通時間(tRAS)是從ACT命令至PRE命令為止的時間。更新命令時期(tRC)是從這次ACT命令至下次ACT命令為止的時間。

DDR SDRAM在PC上的主要設定參數是tRP、tRCD和CL。對於超頻內存模塊的性能則要額外考慮頻率時間與寫入時間的最小值，另外就是供應電壓的最大值。

 

 

SDRAMdecunquxiaolvlaizicongfamoshiyijitongliecunqu，bingqieyoucidadaoshujuchuanshujiekoudechuanshusudu。ruguoyaopinfanjinrutongliecunqunamehaiyaozairuanjiancengjizhishangduishujujiegouyushujuchulijinxingyouhuadeanpai
；關guan於yu數shu據ju結jie構gou的de優you化hua像xiang是shi先xian分fen析xi會hui被bei頻pin繁fan存cun取qu的de數shu據ju字zi段duan，然ran後hou將jiang這zhe些xie數shu據ju字zi段duan合he並bing在zai同tong一yi數shu據ju結jie構gou
，使shi得de這zhe些xie數shu據ju字zi段duan可ke以yi儲chu存cun在zai主zhu存cun儲chu器qi內nei部bu的de相xiang同tong列lie地di址zhi；關於數據處理的優化像是減少同時對不同數據結構進行交互運算以及交叉存取。

如果發生叢發模式以及同列存取的機率太低，那麼存取效率會大打折扣，並且數據傳輸接口的傳輸速度會低於DRAM 單元的單獨寫入速度。這從單一讀取以及單一寫入的命令序列來看則能明白這二者皆要執行預充電，但是DRAM單元在寫入特性上不必進行預充電，然而，這是為了配合叢發模式以及同列存取而設計成相同的命令序列，所以在SDRAM的(de)傳(chuan)輸(shu)技(ji)術(shu)之(zhi)下(xia)，軟(ruan)件(jian)對(dui)於(yu)數(shu)據(ju)處(chu)理(li)的(de)設(she)計(ji)也(ye)會(hui)影(ying)響(xiang)程(cheng)序(xu)代(dai)碼(ma)的(de)執(zhi)行(xing)速(su)度(du)。如(ru)果(guo)計(ji)算(suan)機(ji)軟(ruan)件(jian)未(wei)能(neng)針(zhen)對(dui)叢(cong)發(fa)模(mo)式(shi)進(jin)行(xing)優(you)化(hua)，但(dan)又(you)要(yao)提(ti)升(sheng)執(zhi)行(xing)速(su)度(du)，這(zhe)會(hui)有(you)三(san)種(zhong)選(xuan)擇(ze)，一(yi)是(shi)超(chao)頻(pin)，二(er)是(shi)升(sheng)級(ji)主(zhu)存(cun)儲(chu)器(qi)，三(san)是(shi)升(sheng)級(ji)PC。

 

 

如果說3T DRAM是第一代DRAM技術，使用差動放大器實現讀取功能的1T DRAM是第二代DRAM，那麼在本文中的第三代DRAM技術是指取代差動放大器且大幅提升讀取功能的存取技術。1T DRAM的內存基本單位是由一晶體管和一電容器所組成的儲存單元
，又稱為1T DRAM單元。圖3顯(xian)示(shi)在(zai)單(dan)一(yi)儲(chu)存(cun)單(dan)元(yuan)上(shang)進(jin)行(xing)存(cun)取(qu)操(cao)作(zuo)的(de)波(bo)形(xing)，上(shang)半(ban)部(bu)分(fen)是(shi)使(shi)用(yong)差(cha)動(dong)放(fang)大(da)器(qi)的(de)第(di)二(er)代(dai)技(ji)術(shu)，下(xia)半(ban)部(bu)分(fen)是(shi)第(di)三(san)代(dai)技(ji)術(shu)，此(ci)圖(tu)主(zhu)要(yao)用(yong)於(yu)比(bi)較(jiao)這(zhe)二(er)者(zhe)完(wan)成(cheng)讀(du)取(qu)操(cao)作(zuo)所(suo)需(xu)花(hua)費(fei)的(de)最(zui)長(chang)時(shi)間(jian)。當(dang)這(zhe)一(yi)電(dian)容(rong)器(qi)的(de)儲(chu)存(cun)電(dian)壓(ya)(Vstorage)放電達到最小差異電壓(Min. ∆V)時就必須立即進行更新操作(即讀取)，所以此圖呈現有關讀取操作的最長時間就等於是更新操作的最長時間。圖中標示有tprecharge
、tread、trewrite、twrite，這些技術用語依序對應產品規格的tRP、tRCD、CL與CWL。第三代技術無需tRP，除此之外，tRCD也很短暫且可由CWL替換CL，因此訪問速度接近SRAM，存取效率低於SRAM。

圖3：單一儲存單元進行讀取操作的波形。

 

圖4用於觀察SDRAM的命令序列對於不同存取技術所發生的變化，此圖用於比較第二代與第三代技術之間的存取效率。SDRAM的命令序列有多種組合，其中讀取命令至寫入命令(READ to WRITE)最能突顯不同存取技術之間的差異。第三代技術的讀取時間(tread)很短
，於是CL值可以很小，但受到差動頻率信號以及DQM信號的限製而不能等於0；另外
，即使CL值等於1也還有回寫時間(trewrite)，所以第三代技術要以CWL值來替換CL值。

圖4：SDRAM的命令序列：讀取命令至寫入命令。

 

參考三星電子(Samsung Electronics)產品型號為K4A4G165WD的產品規格表，其中有一規格是DDR4-1600 (11-11-11)，頻率時間(tCK)是1.25納秒(ns)，CWL的正常值是9
，且小於CL值。頻率時間的倒數是數據傳輸接口的頻率；1600是數據傳輸接口的傳輸速度，SDR的傳輸速度等於頻率，DDR的傳輸速度是頻率的2倍
；(11-11-11)所對應的定義依序是CL
、tRCD
、tRP
，這些數值合稱為速度容器(speed bin)。這容器在PC上就是北橋芯片組內部的組態緩存器，必須在其儲存這些數值之後才能存取主存儲器。

 

在圖2中，tRCD以及tRP對應頻率信號的正緣，因此這二者的最小值是0。在圖4中，CL的最小值受到頻率信號的限製，因此是1
；另外，特別標示CWL及其數值在於表示當正常工作時，CWL與tCK相乘之後的數值必須大於或等於儲存單元的寫入時間(twrite)。當執行超頻時
，若不增加CWL值則必須更加頻繁執行更新命令，除此之外，由於IC的工藝變異以及泄漏電流而導致每一儲存單元的訪問時間不一致，因此更容易發生數據錯誤，所以為了穩定性而必須增加CL值以及CWL值，甚至要特別降溫。當上述這些參數在相同的製造條件之下生產第三代DRAM技術時，速度容器的最小設定值可以是(1-0-0)

，CWL值可同於上述的產品規格，因此第三代DRAM技術的存取效率在尚未超頻之時就可超過以第二代DRAM技術所生產的超頻內存模塊。

 

 

3T DRAM單元是首次實現DRAM的儲存單元

，為了大幅減小IC的布局麵積而發展到1T DRAM單元。筆者在當年發現微處理器的頻率受到DRAM的限製而嚐試以三晶體管組成SRAM，這樣的布局麵積大約與3T DRAM單元相似。如果將SDRAM換成同步靜態隨機存取內存(SSRAM)
，那麼在存取效率上是遠高於第三代DRAM的
，因為它的CWL值可達到0

，在這樣的條件之下假使沒有叢發模式以及同列存取也能趨近數據傳輸接口的傳輸速度。如果使用3T SRAM模塊進行超頻，那麼訪問時間會正比於晶體管的切換時間
，並且溫度升高會減小切換時間

，因此CL以及CWL的組態設定值不會因超頻而增加
，也不必特別降溫。

 

 

因為有研究報告指出DRAM 單元在讀取時會發生軟錯誤(soft error)而導致微處理器不能正常執行程序代碼，所以要求DRAM模塊加入錯誤糾正碼(ECC)。那麼有誰反向思考過這問題：在微處理器以及芯片組內部也有許多緩存器，為何這些研究報告沒有明確指示這些緩存器也要使用ECC來減少軟錯誤呢
？

在我們觀察第二代DRAM技術在單一儲存單元上進行存取操作的波形圖之後就能得知差動放大器的鑒別準位非常低
，所以比那些緩存器以及SRAM單dan元yuan更geng容rong易yi受shou到dao幹gan擾rao。超chao頻pin功gong能neng可ke以yi增zeng加jia微wei處chu理li器qi的de處chu理li速su度du
，但dan對dui於yu大da量liang數shu據ju的de存cun取qu效xiao率lv則ze取qu決jue於yu主zhu存cun儲chu器qi的de技ji術shu，而er那na些xie存cun取qu性xing能neng不bu佳jia的de主zhu存cun儲chu器qi更geng容rong易yi導dao致zhi微wei處chu理li器qi發fa生sheng無wu操cao作zuo時shi間jian(NOP time)來等候存取數據，因此在超頻之後有可能增加功率消耗，也難以經由超頻功能來大幅提升對於零散數據進行處理的速度。