首先
，技術節點是什麼意思呢
？常聽說的
，諸如，台積電16nm工藝的Nvidia GPU、英特爾14nm工藝的i5

，這個長度的含義，具體的定義需要詳細給出晶體管的結構圖才行，簡單地說，在早期，可以認為是晶體管的尺寸。

 

這個尺寸很重要，因為晶體管的作用，簡單地說，就是把電子從一端(S)
，通過一段溝道，送到另一端(D)，zhegeguochengwanchengzhihou，xinxidechuandijiuwanchengle。yinweidianzidesudushiyouxiande，zaixiandaijingtiguanzhong，yibandoushiyibaohesuduyunxingde
，suoyixuyaodeshijianjibenjiuyouzhegegoudaodechangdulaijueding。yueduan，jiuyuekuai。

 

這(zhe)個(ge)溝(gou)道(dao)的(de)長(chang)度(du)，和(he)前(qian)麵(mian)說(shuo)的(de)晶(jing)體(ti)管(guan)的(de)尺(chi)寸(cun)
，大(da)體(ti)上(shang)可(ke)以(yi)認(ren)為(wei)是(shi)一(yi)致(zhi)的(de)。但(dan)是(shi)二(er)者(zhe)有(you)區(qu)別(bie)，溝(gou)道(dao)長(chang)度(du)是(shi)一(yi)個(ge)晶(jing)體(ti)管(guan)物(wu)理(li)的(de)概(gai)念(nian)，而(er)用(yong)於(yu)技(ji)術(shu)節(jie)點(dian)的(de)那(na)個(ge)尺(chi)寸(cun)
，是(shi)製(zhi)造(zao)工(gong)藝(yi)的(de)概(gai)念(nian)
，二(er)者(zhe)相(xiang)關(guan)，但(dan)是(shi)不(bu)能(neng)完(wan)全(quan)劃(hua)等(deng)號(hao)。

 

在微米時代

，這個技術節點的數字越小，晶體管的尺寸也越小
，溝道長度也就越小。但是在22nm節點之後，晶體管的實際尺寸，或者說溝道的實際長度，是長於這個數字的。比方說，英特爾的14nm的晶體管，溝道長度其實是20nm左右。

 

 

第一，為什麼要把晶體管的尺寸縮小？以及是按照怎樣的比例縮小的？這個問題就是在問，縮小有什麼好處？

 

第二， weishenmejishujiediandeshuzibunengdengtongyujingtiguandeshijichicun
？huozheshuo，zaijingtiguandeshijichicunbingmeiyouanbilisuoxiaodeqingkuangxia
，weishenmeyaoxuanchengshixinyidaidejishujiedian？zhegewentijiushizaiwen，suoxiaoyoushenmejishukunnan？

 

第三， 具體如何縮小？也就是
，技術節點的發展曆程是怎樣的？在每一代都有怎樣的技術進步？在這裏我特指晶體管的設計和材料。

 

下麵盡我所能來回答，歡迎指正。

 

第一個問題，一部分的答案已經說了

，因為越小就越快。這個快是可以直接翻譯為基於晶體管的集成電路芯片的性能上去的。下麵以微處理器CPU為例，如下圖所示。

 

 

上邊這張圖的信息量很大，綠色的點，代表CPU的時鍾頻率，越高當然越快。可以看出直到2004年，CPU的時鍾頻率基本是指數上升的，背後的主要原因就是晶體管的尺寸縮小。

 

另外一個重要的原因是，尺寸縮小之後
，集成度（單位麵積的晶體管數量）提升，這有多個好處

，一來可以增加芯片的功能
，二來，根據摩爾定律，集成度提升的直接結果是成本的下降。

 

這也是為什麼半導體行業50年來如一日地追求摩爾定律的原因，因為如果達不到這個標準，你家的產品成本就會高於能達到這個標準的對手，你家就倒閉了。

 

還有一個原因是晶體管縮小可以降低單個晶體管的功耗，因為縮小的規則要求，同時會降低整體芯片的供電電壓，進而降低功耗。

 

danyeyouliwai，congwuliyuanlishangshuo，danweimianjidegonghaobingbujiangdi。yincizhechengweilejingtiguansuoxiaodeyigehenyanzhongdewenti
，yinweililunshangdejisuanshilixiangqingkuang，shijishang，bujinbujiangdi，fanershisuizhejichengdudetigaoertigaode。

 

2000年前後，人們已經預測到，根據摩爾定律的發展
，如果沒有什麼技術進步的話，晶體管縮小到2010nianqianhoushi，qigonghaomidukeyidadaohuojianfadongjideshuiping，zheyangdexinpiandangranshibukenengzhengchanggongzuode。jishidabudaozhegeshuiping
，wendutaigaoyehuiyingxiangjingtiguandexingneng。

 

事實上，業界現在也沒有找到真正徹底解決晶體管功耗問題的方案
，實際的做法是：一方麵降低電壓（功耗與電壓的平方成正比），一方麵不再追求時鍾頻率。因此在上圖中
，2005年以後，CPU頻率不再增長

，性能的提升主要依靠多核架構。這個被稱作“功耗牆”
，至今仍然存在
，所以你買不到5GHz的處理器
，4G的都幾乎沒有。

 

以上是三個縮小晶體管的主要誘因。可以看出
，都是重量級的提升性能、功能、降低成本的方法

，所以業界才會一直堅持到現在。

 

那(na)麼(me)是(shi)怎(zen)樣(yang)縮(suo)小(xiao)的(de)呢(ne)？物(wu)理(li)原(yuan)理(li)是(shi)恒(heng)定(ding)電(dian)場(chang)，因(yin)為(wei)晶(jing)體(ti)管(guan)的(de)物(wu)理(li)學(xue)通(tong)俗(su)的(de)說(shuo)，是(shi)電(dian)場(chang)決(jue)定(ding)的(de)，所(suo)以(yi)隻(zhi)要(yao)電(dian)場(chang)不(bu)變(bian)，晶(jing)體(ti)管(guan)的(de)模(mo)型(xing)就(jiu)不(bu)需(xu)要(yao)改(gai)變(bian)
，這(zhe)種(zhong)方(fang)式(shi)被(bei)證(zheng)明(ming)效(xiao)果(guo)最(zui)佳(jia)
，被(bei)稱(cheng)為(wei)Dennard Scaling
，提出者是IBM。

 

電場等於電壓除以尺寸。既然要縮小尺寸，就要等比降低電壓。

 

如何縮小尺寸？簡單粗暴：將麵積縮小到原來的一半就好了。麵積等於尺寸的平方，因此尺寸就縮小大約0.7。如果看一下晶體管技術節點的數字：

 

130nm 90nm 65nm 45nm 32nm 22nm 14nm 10nm 7nm (5nm)

 

會發現是一個大約以0.7為比的等比數列。現在
，這隻是一個命名的習慣，跟實際尺寸已經有差距了。

 

第二個問題

，為什麼現在的技術節點不再直接反應晶體管的尺寸呢？

 

原因也很簡單
，因為無法做到這個程度的縮小了。有三個主要原因：

 

 

10nm的溝道長度
，也就隻有不到100個矽原子而已。未來晶體管物理模型是這樣的：用量子力學的能帶論計算電子的分布，但是用經典的電流理論計算電子的輸運。

 

電dian子zi在zai分fen布bu確que定ding之zhi後hou
，仍reng然ran被bei當dang作zuo一yi個ge粒li子zi來lai對dui待dai
，而er不bu是shi考kao慮lv它ta的de量liang子zi效xiao應ying。因yin為wei尺chi寸cun大da，所suo以yi不bu需xu要yao。但dan是shi越yue小xiao，就jiu越yue不bu行xing，就jiu需xu要yao考kao慮lv各ge種zhong複fu雜za的de物wu理li效xiao應ying。

 

 

短溝道效應其實很好理解，通俗地講，晶體管是一個三個端口的開關
，其工作原理是把電子從一端(源端）送到另一端(漏端），這是通過溝道進行的，另外還有一個端口（柵端）的作用是，決定這條溝道是打開的，還是關閉的。這些操作都是通過在端口上加上特定的電壓來完成的。

 

晶(jing)體(ti)管(guan)性(xing)能(neng)依(yi)賴(lai)的(de)一(yi)點(dian)是(shi)，必(bi)須(xu)要(yao)打(da)得(de)開(kai)，也(ye)要(yao)關(guan)得(de)緊(jin)。短(duan)溝(gou)道(dao)器(qi)件(jian)
，打(da)得(de)開(kai)沒(mei)問(wen)題(ti)，但(dan)是(shi)關(guan)不(bu)緊(jin)，原(yuan)因(yin)就(jiu)是(shi)尺(chi)寸(cun)太(tai)小(xiao)，內(nei)部(bu)有(you)很(hen)多(duo)電(dian)場(chang)上(shang)的(de)互(hu)相(xiang)幹(gan)擾(rao)，以(yi)前(qian)都(dou)是(shi)可(ke)以(yi)忽(hu)略(lve)不(bu)計(ji)的(de)，現(xian)在(zai)則(ze)會(hui)導(dao)致(zhi)柵(zha)端(duan)的(de)電(dian)場(chang)不(bu)能(neng)夠(gou)發(fa)揮(hui)全(quan)部(bu)的(de)作(zuo)用(yong)，因(yin)此(ci)關(guan)不(bu)緊(jin)。關(guan)不(bu)緊(jin)的(de)後(hou)果(guo)就(jiu)是(shi)有(you)漏(lou)電(dian)流(liu)
，簡(jian)單(dan)地(di)說(shuo)就(jiu)是(shi)不(bu)需(xu)要(yao)
、浪費的電流。

 

可ke不bu能neng小xiao看kan這zhe部bu分fen電dian流liu，因yin為wei此ci時shi晶jing體ti管guan是shi在zai休xiu息xi，沒mei有you做zuo任ren何he事shi情qing，卻que在zai白bai白bai地di耗hao電dian。目mu前qian，集ji成cheng電dian路lu中zhong的de這zhe部bu分fen漏lou電dian流liu導dao致zhi的de能neng耗hao，已yi經jing占zhan到dao了le總zong能neng耗hao的de近jin50%

，所以也是目前晶體管設計和電路設計的一個最主要的難題。

 

 

決(jue)定(ding)製(zhi)造(zao)工(gong)藝(yi)的(de)最(zui)小(xiao)尺(chi)寸(cun)的(de)，叫(jiao)做(zuo)光(guang)刻(ke)機(ji)。它(ta)的(de)功(gong)能(neng)是(shi)，把(ba)預(yu)先(xian)印(yin)製(zhi)好(hao)的(de)電(dian)路(lu)設(she)計(ji)
，像(xiang)洗(xi)照(zhao)片(pian)一(yi)樣(yang)洗(xi)到(dao)晶(jing)片(pian)表(biao)麵(mian)上(shang)去(qu)，在(zai)我(wo)看(kan)來(lai)就(jiu)是(shi)一(yi)種(zhong)bug級的存在，因為吞吐率非常地高。否則那麼複雜的集成電路，如何才能製造出來呢
？比如英特爾的奔騰4處理器，據說需要30~40多張不同的設計模板
，先後不斷地曝光
，才能完成整個處理器的設計印製。

 

但是光刻機，顧名思義，是用光的
，當然不是可見光
，但總之是光。

 

而稍有常識就會知道，所有用光的東西
，都有一個問題，就是衍射。光刻機也不例外。

 

yinweizhegewentidezhiyue
，renheyitaiguangkejisuonengkezhidezuixiaochicun，jibenshangyutasuoyongdeguangyuandebochangchengzhengbi。bochangyuexiao
，chicunyejiuyuexiao，zhegedaolishihenjiandande。

 

目前的主流生產工藝采用荷蘭艾斯摩爾生產的步進式光刻機，所使用的光源是193nm的氟化氬(ArF)分子振蕩器產生的

，被用於最精細尺寸的光刻。

 

相比之下，目前的最小量產的晶體管尺寸是20nm (14nm node)，已經有了10倍以上的差距。

 

有人會問，為何沒有衍射效應呢？

 

答案是業界10多年來在光刻技術上投入了巨資，先後開發了各種魔改級別的暴力技術，諸如浸入式光刻（把光程放在某種液體裏
，因為光的折射率更高，而最小尺寸反比於折射率）

、相位掩模（通過180度反向的方式來讓產生的衍射互相抵消
，提高精確度）
，等等，就這樣一直撐到了現在，支持了60nm以來的所有技術節點的進步。

 

又有人會問
，為何不用更小波長的光源呢？

 

答案是，工藝上暫時做不到。

 

是的
，高端光刻機的光源，是世界級的工業難題。

 

以上就是目前主流的深紫外曝光技術(DUV)。業界普遍認為
，7nm技術節點是它的極限了，甚至7nm都不一定能夠做到量產。下一代技術仍然在開發之中，被稱為極紫外(EUV)，其光源降到了13nm。但dan是shi別bie高gao興xing地di太tai早zao，因yin為wei在zai這zhe個ge波bo長chang
，已yi經jing沒mei有you合he適shi的de介jie質zhi可ke以yi用yong來lai折zhe射she光guang
，構gou成cheng必bi須xu的de光guang路lu了le
，因yin此ci這zhe個ge技ji術shu裏li麵mian的de光guang學xue設she計ji，全quan部bu是shi反fan射she，而er在zai如ru此ci高gao的de精jing度du下xia，設she計ji如ru此ci複fu雜za的de反fan射she光guang路lu，本ben身shen就jiu是shi難nan以yi想xiang象xiang的de技ji術shu難nan題ti。

 

這還不算（已經能克服了）
，最難的還是光源，雖然可以產生所需的光線
，但是強度遠低於工業生產的需求，造成EUV光刻機的晶圓產量達不到要求，換言之，拿來用就會賠本。一台這種機器就上億美元。所以EUV還屬於未來。

 

基於以上三個原因，其實很早開始就導致晶體管的尺寸縮小進入了深水區，越來越難
，到了22nm之後
，已經無法做大按比例縮小了，因此就沒有再追求一定要縮小，反而是采用了更加優化的晶體管設計，配合CPU架構上的多核多線程等一係列技術，繼續為消費者提供相當於更新換代了的產品性能。

 

muqian，jishujiediandeshuzirengranzaisuoxiao
，danshiyiranbuzaidengtongyujingtiguandechicun，ershidaibiaoyixiliegouchengzhegejishujiediandezhibiaodejishuhegongyidezonghe。

 

第三個問題，技術節點的縮小過程中，晶體管的設計是怎樣發展的。

 

首先要搞清楚
，晶體管設計的思路是什麼。主要的無非兩點：第一提升開關響應度，第二降低漏電流。

 

為了講清楚這個問題，最好的方法是看圖。晶體管物理的圖，基本上搞清楚一張就足夠了

，就是漏電流-柵電壓的關係圖
，比如下麵這種：

 

 

橫軸代表柵電壓，縱軸代表漏電流
，並且縱軸一般是對數坐標。

 

前麵說過，柵電壓控製晶體管的開關。可以看出
，最好的晶體管，是那種能夠在很小的柵電壓變化內
，一下子就從完全關閉（漏電流為0），變成完全打開（漏電流達到飽和值），也就是虛線。這個性質有多方麵的好處，下麵會說明。

 

顯然這種晶體管不存在於這個星球上。原因是，在經典的晶體管物理理論下
，衡量這個開關響應能力的標準
，叫做Subthreshold Swing(SS，不是黨衛軍...），有一個極限值，約為60，背後的原因就不細說了。

 

根據英特爾的數據

，最新的14nm晶體管
，這個數值大概是70左右（越低越好）。

 

並且，降低這個值

，和降低漏電流、提升工作電流（提高速度）、jiangdigonghaodengyaoqiu，shidengtongde，yinweizhegezhiyuedi
，zaitongyangdedianyaxia，loudianliujiuyuedi。erweiledadaotongyangdegongzuodianliu
，xuyaodedianyajiuyuedi，zheyangdengtongyujiangdilegonghao。suoyishuozhegezhishijingtiguanshejilimianzuizhongyaodezhibiao
，buguofen。

 

圍繞這個指標，以及背後的晶體管性能設計的幾個目標，大家都做了哪些事情呢
？

 

先看工業界

，畢竟實踐是檢驗真理的唯一標準。下麵是我的記憶，和節點的對應不一定完全準確，但具體的描述應該沒錯：

 

 

strain我(wo)不(bu)知(zhi)道(dao)如(ru)何(he)翻(fan)譯(yi)成(cheng)中(zhong)文(wen)詞(ci)彙(hui)，但(dan)是(shi)其(qi)原(yuan)理(li)是(shi)通(tong)過(guo)在(zai)適(shi)當(dang)的(de)地(di)方(fang)摻(chan)雜(za)一(yi)點(dian)點(dian)的(de)鍺(zhe)到(dao)矽(gui)裏(li)麵(mian)去(qu)，鍺(zhe)和(he)矽(gui)的(de)晶(jing)格(ge)常(chang)數(shu)不(bu)同(tong)，因(yin)此(ci)會(hui)導(dao)致(zhi)矽(gui)的(de)晶(jing)格(ge)形(xing)狀(zhuang)改(gai)變(bian)
，而(er)根(gen)據(ju)能(neng)帶(dai)論(lun)，這(zhe)個(ge)改(gai)變(bian)可(ke)以(yi)在(zai)溝(gou)道(dao)的(de)方(fang)向(xiang)上(shang)提(ti)高(gao)電(dian)子(zi)的(de)遷(qian)移(yi)率(lv)
，而(er)遷(qian)移(yi)率(lv)高(gao)，就(jiu)會(hui)提(ti)高(gao)晶(jing)體(ti)管(guan)的(de)工(gong)作(zuo)電(dian)流(liu)。而(er)在(zai)實(shi)際(ji)中(zhong)，人(ren)們(men)發(fa)現(xian)

，這(zhe)種(zhong)方(fang)法(fa)對(dui)於(yu)空(kong)穴(xue)型(xing)溝(gou)道(dao)的(de)晶(jing)體(ti)管(guan)(pmos)
，比對電子型溝道的晶體管(nmos)，更加有效。

 

 

這(zhe)個(ge)也(ye)是(shi)一(yi)個(ge)裏(li)程(cheng)碑(bei)的(de)成(cheng)果(guo)，我(wo)在(zai)念(nian)書(shu)的(de)時(shi)候(hou)曾(zeng)經(jing)有(you)一(yi)位(wei)幫(bang)他(ta)搬(ban)過(guo)磚(zhuan)的(de)教(jiao)授(shou)，當(dang)年(nian)是(shi)在(zai)英(ying)特(te)爾(er)開(kai)發(fa)了(le)這(zhe)項(xiang)技(ji)術(shu)的(de)團(tuan)隊(dui)的(de)主(zhu)要(yao)成(cheng)員(yuan)之(zhi)一(yi)
，因(yin)此(ci)對(dui)這(zhe)一(yi)點(dian)提(ti)的(de)特(te)別(bie)多(duo)，耳(er)濡(ru)目(mu)染(ran)就(jiu)記(ji)住(zhu)了(le)。

 

這是兩項技術，但其實都是為了解決同一個問題：即在很小的尺寸下，如何保證柵極有效的工作。

 

前麵沒有細說晶體管的結構
，下麵補一張圖：

 

 

這是一個最基本的晶體管的結構示意圖
，現在的晶體管早就不長這樣了

，但是任何半導體物理都是從這兒開始講起的，所以這是“標配版”的晶體管
，又被稱為體矽(bulk)晶體管。

 

gate就是柵。

 

其中有一個oxide，絕(jue)緣(yuan)層(ceng)
，前(qian)麵(mian)沒(mei)有(you)提(ti)到(dao)，但(dan)是(shi)卻(que)是(shi)晶(jing)體(ti)管(guan)所(suo)有(you)的(de)構(gou)件(jian)中(zhong)，最(zui)關(guan)鍵(jian)的(de)一(yi)個(ge)。它(ta)的(de)作(zuo)用(yong)是(shi)隔(ge)絕(jue)柵(zha)極(ji)和(he)溝(gou)道(dao)。因(yin)為(wei)柵(zha)極(ji)開(kai)關(guan)溝(gou)道(dao)，是(shi)通(tong)過(guo)電(dian)場(chang)進(jin)行(xing)的(de)，電(dian)場(chang)的(de)產(chan)生(sheng)又(you)是(shi)通(tong)過(guo)在(zai)柵(zha)極(ji)上(shang)加(jia)一(yi)定(ding)的(de)電(dian)壓(ya)來(lai)實(shi)現(xian)的(de)，但(dan)是(shi)歐(ou)姆(mu)定(ding)律(lv)告(gao)訴(su)我(wo)們(men)，有(you)電(dian)壓(ya)就(jiu)有(you)電(dian)流(liu)。如(ru)果(guo)有(you)電(dian)流(liu)從(cong)柵(zha)極(ji)流(liu)進(jin)了(le)溝(gou)道(dao)，那(na)麼(me)還(hai)談(tan)什(shen)麼(me)開(kai)關(guan)？早(zao)就(jiu)漏(lou)了(le)。

 

所以需要絕緣層。為什麼叫oxide(or "dielectric")而不叫insulator呢？因為最早的絕緣層就是和矽非常自然地共處的二氧化矽，其相對介電常數（衡量絕緣性的，越高，對晶體管性能來說
，越好）約是3.9。一個好的絕緣層是晶體管的生命線，這個“好”的定義在這裏不多說了，但是要說明，矽天然就具有這麼一個性能：超級好的絕緣層，對於半導體工業來說
，是一件有曆史意義的事情。

 

有人曾經感慨，說上帝都在幫助人類發明集成電路，首先給了那麼多的沙子（矽晶圓的原料）
，又給了一個完美的自然絕緣層。所以至今，矽極其難被取代，一個重要原因就是

，作為製造晶體管的材料
，其綜合性能太完美了。

 

eryanghuaguisuihao，zaichicunsuoxiaodaoyidingxiandushi，yechuxianlewenti。biewanglesuoxiaodeguochengzhong，dianchangqiangdushibaochibubiande，zaizheyangdeqingkuangxia，congnengdaidejiaodukan
，yinweidianzidebodongxing，ruguojueyuancenghenzhaihenzhaidehua，nameyouyidingdejilvdianzihuifashengsuichuanxiaoyingeryueguojueyuancengdenengdaishilei，chanshengloudianliu。

 

可以想象為穿過一堵比自己高的牆。這個電流的大小和絕緣層的厚度
，以及絕緣層的“勢壘高度”，成負相關。因此厚度越小
，勢壘越低，這個漏電流越大，對晶體管越不利。

 

另一方麵
，晶體管的開關性能、工作電流等
，都需要擁有一個很大的絕緣層電容。實際上
，如果這個電容無限大的話，那麼就會達到理想化的60的那個SS指標。

 

這裏說的電容都是指單位麵積的電容。這個電容等於介電常數除以絕緣層的厚度。顯然，厚度越小，介電常數越大，對晶體管越有利。

 

 

可ke以yi看kan出chu，這zhe裏li已yi經jing出chu現xian了le一yi對dui設she計ji目mu標biao上shang的de矛mao盾dun，那na就jiu是shi絕jue緣yuan層ceng的de厚hou度du要yao不bu要yao繼ji續xu縮suo小xiao。實shi際ji上shang在zai這zhe個ge節jie點dian之zhi前qian，二er氧yang化hua矽gui已yi經jing縮suo小xiao到dao了le不bu到dao兩liang個ge納na米mi的de厚hou度du，也ye就jiu是shi十shi幾ji個ge原yuan子zi層ceng的de厚hou度du，漏lou電dian流liu的de問wen題ti已yi經jing取qu代dai了le性xing能neng的de問wen題ti
，成cheng為wei頭tou號hao大da敵di。

 

於(yu)是(shi)聰(cong)明(ming)絕(jue)頂(ding)的(de)人(ren)類(lei)開(kai)始(shi)想(xiang)辦(ban)法(fa)。人(ren)類(lei)很(hen)貪(tan)心(xin)的(de)
，既(ji)不(bu)願(yuan)意(yi)放(fang)棄(qi)大(da)電(dian)容(rong)的(de)性(xing)能(neng)增(zeng)強(qiang)，又(you)不(bu)願(yuan)意(yi)冒(mao)漏(lou)電(dian)的(de)風(feng)險(xian)。於(yu)是(shi)人(ren)類(lei)說(shuo)，如(ru)果(guo)有(you)一(yi)種(zhong)材(cai)料(liao)，介(jie)電(dian)常(chang)數(shu)很(hen)高(gao)，同(tong)時(shi)能(neng)帶(dai)勢(shi)壘(lei)也(ye)很(hen)高(gao)，那(na)麼(me)是(shi)不(bu)是(shi)就(jiu)可(ke)以(yi)在(zai)厚(hou)度(du)不(bu)縮(suo)小(xiao)的(de)情(qing)況(kuang)下(xia)（保護漏電流）
，繼續提升電容（提高開關性能）呢
？

 

 

於是大家就開始找，用幾乎暴力的方法，找了許多種奇奇怪怪的材料，終於最後經過驗證，確定使用一種名為HfO2的材料。這個元素我以前聽都沒有聽過
，中文念什麼我都說不上來。就是這麼牛。這個就叫做high-k，這裏的k是相對介電常數（相對於二氧化矽的而言）。

 

當然，這個工藝的複雜程度
，遠遠超過這裏描述的這麼簡單。具備high-kxingzhidecailiaohenduo，danshizuizhongbeicaiyongdecailiao，yidingyaojubeixuduoyouxiudedianxuexingzhi，yinweieryanghuaguizhendeshiyixiangfeichangwanmeidejingtiguanjueyuancengcailiao，erqiezhizaogongyiliuchenghejichengdianludeqitazhizaobuzhoukeyifangbiandizhenghe，suoyizhaodaozheyangyixianggefangmiandoufuhebandaotigongyizhizaodeyaoqiudegaoxingnengjueyuancengcailiao，shiyijianlebuqidegongchengchengjiu。

 

至於金屬柵，是與high-k配套的一項技術。在晶體管的最早期，柵極是用鋁製作
，後來經過發展，改用重摻雜多晶矽製作，因為工藝簡單，性能好。到了high-k這裏，大家發現
，high-kcailiaoyoulianggefuzuoyong


，yishihuimomingqimiaodijiangdigongzuodianliu，ershihuigaibianjingtiguandeyuzhidianya。yuzhidianyajiushibajingtiguandegoudaodakaisuoxuyaodezuixiaodianyazhi
，zhegezhishifeichangzhongyaodejingtiguancanshu。

 

這個原理不細說了（其實是說不清楚才對吧哈哈...?），主要原因是，high-k材cai料liao會hui降jiang低di溝gou內nei的de道dao載zai流liu子zi遷qian移yi率lv
，並bing且qie影ying響xiang在zai界jie麵mian上shang的de費fei米mi能neng級ji的de位wei置zhi。載zai流liu子zi遷qian移yi率lv越yue低di
，工gong作zuo電dian流liu就jiu越yue低di，而er所suo謂wei的de費fei米mi能neng級ji，是shi從cong能neng帶dai論lun的de圖tu像xiang上shang來lai解jie釋shi半ban導dao體ti電dian子zi分fen布bu的de一yi種zhong分fen析xi方fang法fa，簡jian單dan地di說shuo
，它ta的de位wei置zhi會hui影ying響xiang晶jing體ti管guan的de閾yu值zhi電dian壓ya。

 

這兩個問題的產生

，都和high-k材料內部的偶極子分布有關。偶極子是一端正電荷一端負電荷的一對電荷係統，可以隨著外加電場的方向而改變自己的分布，high-k材料的介電常數之所以高的原因，就跟內部的偶極子有很大關係。所以這是一把雙刃劍。

 

於是人類又想

，就想到了用金屬做柵極
，因為金屬的自由電荷濃度極高（超過10^20），而且有鏡像電荷效應，可以中和掉high-k材料的絕緣層裏的偶極子對溝道和費米能級的影響。這樣一來就兩全其美啦。

 

 

至於這種或這幾種金屬究竟是什麼，很抱歉，除了掌握技術的那幾家企業之外，外界沒有人知道，是商業機密。

 

有朋友補充說

，這種金屬是鎢
，我查閱到資料也提到是鎢；鎢本身也用在後端的via中

； 但是在這個問題上我有些保留，主要原因是4點：

 

第一
， 我自己上課的時候
，有多位教授都明確提到過
，關於這個metal gate的資料外界知之甚少
，至少他們自己不知道
，或因為某種原因而不願意說；

 

第二，從原理上說，對於NMOS和PMOS，因為所需的功函數是不一樣的，所以單一的一種金屬無論如何是不可能滿足整個high-k工藝的需求，即使確實是鎢，也需要進行work function engineering；

 

第三， 也有很多資料提到了別的材料
，譬如說TiN 係列作為metal gate
；

 

第四
， 或許也是最令人疑惑的，就是在我查閱過的資料中，雖然Intel很早就說使用了HfO2作為high-k材料，但是Intel自己卻沒有透露這種或這幾種金屬是什麼，譬如它在2008年發表的iedm的文章：

 

http://download.intel.com/pressroom/kits/advancedtech/pdfs/Natarajan_iedm_2008_text.pdf，沒有提及具體的材料，而是以"metal gate"作為代稱。Mark Bohl在2007年發表的文章中，也明確說到如下的信息：

 

“Because the electrical characteristics of the gates of NMOS and PMOS transistors are different, they actually needed not one metal but two—one for NMOS and one for PMOS.”

 

“But by themselves, none had exactly the work function of the doped silicon, so we had to learn to change the work function of metals to suit our needs.”

 

“We cannot disclose the exact makeup of our metal layers, because after all, the IC industry is very competitive!”

 

更新的資料中，似乎也沒有找到相關的信息
，而是多以WFM (work function metal)作為指代。雖然在研究界有過關於W、TiN等多種材料的不少研究論文發表

，但是我自己是無力確認關於這個metal gatecailiaodexinxilaiyuanshishenme。yinweibenrenbingbucongshijingtiguanzhizaohuoshejideyanjiugongzuo
，wulihuidazhegewenti。yincixiwangnengyouzhiqingdepengyoujinxingbuchong，bingqietigonglaiyuan。

 

於是摩爾定律再次勝利。

 

 

在45nm時代
，英特爾取得了巨大的成功（在很多晶體管、微處理器的發展圖上，45nm這一代的晶體管
，會在功耗、性能等方麵突然出現一個較大的進步折線）
，32nm時候繼續在基礎上改換更好的材料，繼續了縮小尺寸的老路。當然，前代的Ge strain工藝也是繼續使用的。

 

 

這一代的晶體管，在架構上進行了一次變革。變革的最早設計可以追溯到伯克利的胡正明教授2000左右提出的三柵極和環柵晶體管物理模型
，後來被英特爾變為了現實。

 

 

FinFET 一般模型長這樣。它的實質上是增加了一個柵極。

 

為什麼要這麼做呢
？直觀地說，如果看前麵的那張“標配版”的de晶jing體ti管guan結jie構gou圖tu
，在zai尺chi寸cun很hen短duan的de晶jing體ti管guan裏li麵mian
，因yin為wei短duan溝gou道dao效xiao應ying，漏lou電dian流liu是shi比bi較jiao嚴yan重zhong的de。而er大da部bu分fen的de漏lou電dian流liu，是shi通tong過guo溝gou道dao下xia方fang的de那na片pian區qu域yu流liu通tong的de。

 

溝道在圖上並沒有標出來
，是位於氧化絕緣層以下
、矽晶圓表麵的非常非常薄（一兩個納米）的一個窄窄的薄層。溝道下方的區域被稱為耗盡層
，就是大部分的藍色區域。

 

於yu是shi有you人ren就jiu開kai始shi想xiang啊a
，既ji然ran電dian子zi是shi在zai溝gou道dao中zhong運yun動dong，那na麼me我wo為wei何he非fei要yao在zai溝gou道dao下xia麵mian留liu有you這zhe麼me一yi大da片pian耗hao盡jin層ceng呢ne？當dang然ran這zhe是shi有you原yuan因yin的de
，因yin為wei物wu理li模mo型xing需xu要yao這zhe片pian區qu域yu來lai平ping衡heng電dian荷he。但dan是shi在zai短duan溝gou道dao器qi件jian裏li麵mian，沒mei有you必bi要yao把ba耗hao盡jin層ceng和he溝gou道dao放fang在zai一yi起qi，等deng著zhe漏lou電dian流liu白bai白bai地di流liu過guo去qu。

 

於是有人（IBM）開了一個腦洞：bazhebufenguizhijienadiao，huanchengjueyuanceng，jueyuancengxiamiancaishishengxiadegui，zheyanggoudaojiuhehaojincengfenkaile，yinweidianzilaiyuanyuliangji
，danshiliangjihehaojincengzhijian，beijueyuancenggekaile，zheyangchulegoudaozhiwai，jiubuhuiloudianla。biruzheyang：

 

 

這個叫做SOI（絕緣層上矽），雖然沒有成為主流

，但是因為有其優勢
，所以現在還有製造廠在搞。

 

於是有人（英特爾）又you想xiang了le，既ji然ran都dou是shi拿na掉diao耗hao盡jin層ceng的de矽gui
，插cha入ru一yi層ceng氧yang化hua層ceng，那na麼me為wei什shen麼me非fei要yao放fang上shang一yi堆dui沒mei用yong的de矽gui在zai下xia麵mian，直zhi接jie在zai氧yang化hua層ceng底di下xia
，再zai弄nong一yi個ge柵zha極ji，兩liang邊bian夾jia著zhe溝gou道dao，豈qi不bu是shi更geng爽shuang？你ni看kan你niIBM，就是沒雄心。

 

但(dan)是(shi)英(ying)特(te)爾(er)還(hai)覺(jiao)得(de)不(bu)夠(gou)
，又(you)想(xiang)，既(ji)然(ran)如(ru)此(ci)，有(you)什(shen)麼(me)必(bi)要(yao)非(fei)得(de)把(ba)氧(yang)化(hua)層(ceng)埋(mai)在(zai)矽(gui)裏(li)麵(mian)
？我(wo)把(ba)矽(gui)弄(nong)出(chu)來(lai)
，周(zhou)圍(wei)三(san)明(ming)治(zhi)一(yi)樣(yang)地(di)包(bao)裹(guo)上(shang)絕(jue)緣(yuan)層(ceng)，外(wai)麵(mian)再(zai)放(fang)上(shang)柵(zha)極(ji)
，豈(qi)不(bu)是(shi)爽(shuang)爆(bao)？

 

 

於是就有了FinFET
，上麵這種。FinFETniubidedifangzaiyu，bujindadajiangdileloudianliu，erqieyinweiduoyigezhaji，zhelianggezhajiyibandoushilianzaiyiqide，dadazengjialeqianmianshuoguodenagejueyuancengdianrong
，yejiudadatishenglejingtiguandekaiguanxingneng。suoyiyoushiyicigemingshidejinbu。

 

這個設計其實不難想到，難的是，能夠做到。為什麼呢
？因為豎起來的那一部分矽，也就是用作溝道的矽，太薄了，隻有不到10個納米，不僅遠小於晶體管的最小尺寸，也遠小於最精密的光刻機所能刻製的最小尺寸。於是如何把這個Fin給弄出來，還得弄好
，成了真正的難題。

 

英(ying)特(te)爾(er)的(de)做(zuo)法(fa)是(shi)很(hen)聰(cong)明(ming)的(de)，解(jie)釋(shi)起(qi)來(lai)需(xu)要(yao)很(hen)多(duo)張(zhang)工(gong)藝(yi)流(liu)程(cheng)圖(tu)，不(bu)多(duo)說(shuo)，但(dan)是(shi)基(ji)本(ben)原(yuan)理(li)是(shi)
，這(zhe)部(bu)分(fen)矽(gui)不(bu)是(shi)光(guang)刻(ke)出(chu)來(lai)的(de)
，而(er)是(shi)長(chang)出(chu)來(lai)的(de)。它(ta)先(xian)用(yong)普(pu)通(tong)精(jing)度(du)的(de)光(guang)刻(ke)刻(ke)出(chu)一(yi)堆(dui)“架子


，然後在沉澱一層矽
，在架子的邊緣就會長出一層很薄的矽，然後再用選擇性的刻蝕把多餘的材料弄走，剩下的就是這些立著的、超薄的矽Fin了。當時我聽說這套方法的時候
，徹底跪了，這智商太碾壓人了。

 

 

製作FinFETdegongyiliuchengjutishizenyangdene？bizhebingfeizhefangmiandezhuanjia
，suozhiyouxian。jinsuonengzhayueleyixieziliaozhihou，baxiangguandeyixiexinxizhenglizaixiamian，gongdajiacankao。

 

在2016年8月的這篇訪談中，Intel的Mark Bohl (Senior fellow and director of process architecture and integration)談到了Intel的FinFET技術
，以及對於10nm製程的技術展望。在其中，他提到Intel將會繼續使用SADP (Self-Aligned Double Patterning)工藝。

 

Double Patterning是可以提高光刻最小精度的，是目前主流采用的一種技術，有很多個版本。它的原理是這樣的，譬如說，Intel是采用193nm的浸入式光刻來處理最高精度需求的步驟，這個技術的最小尺寸大約是80~90nm之間。如果使用Double Patterning的話呢，則可以將這個精度提高到約40nm左右。

 

這個在原理上是很容易理解
，如果先pattern一批80nm精度的圖樣，然後再交錯著pattern一批80nm精度的圖樣
，在兩次光刻之後，圖樣的精度
，以pitch來衡量的話，就會是原來的精度的一半。這個過程在維基百科中就有說明，大家可以直接查閱

 

Multiple patterning。

 

Self-Aligned Double Patterning是其中的一種技術，它隻需要一次光刻步驟就能完成，而且從原理上說

，是可以用來製作fin的（製作fin的這個步驟叫做active fin formation）。我在上一些相關的器件和工藝課程的時候，自己的教授也有提到這個工藝是被用來製作fin的。但是在這方麵，我並沒有找到直接的資料
，來自Intel 或別的幾個大廠
，來說明自己的active fin formation具體是怎麼做的
，因此這隻能算是一個合理的猜測。

 

 

在這個過程中
，首先會沉積一層hard mask，又被稱作mandral的材料，比如Si3N4之類的。這層材料以普通精度的光刻進行pattern。mandral在被pattern之後，就被稱作spacer。然後再生長一層絕緣層材料

，譬如二氧化矽，被稱作film。

 

可以通過控製這個生長過程的時間，來控製最終的fin的厚度W。然後對film進行刻蝕
，將所有水平方向的材料刻蝕掉，隻剩下沿著spacer的邊緣所生長出來的那部分，之後再以選擇性的刻蝕將spacer材料移除
，隻剩下這層sidewall film。最後就是對底下的矽材料進行刻蝕
，這樣相當於用這層film做了mask。

 

接下來，為了保證isolation，還需要再生長一層絕緣材料二氧化矽，這個步驟要求很高，因為fin和fin之間的那段空間，高寬比是很大的，需要讓二氧化矽完全填充這個空隙

，所以這個步驟被稱作conformal coating。

 

顯然這個步驟之後，矽片的表麵是不平整的，因此需要進行一次CMP (Chemical Mechanical Polishing)
，就是通過添加一定的研磨劑，用機械研磨的方式將整個晶圓的表麵給弄平整。

 

最後就是再對二氧化矽材料進行一次刻蝕，通過控製這次刻蝕的時間，可以控製露出來的fin的高度H。在這個fin上麵，再用ALD (Atomic Layer Deposition)等步驟沉積high-k材料等柵極的stack，就基本完成了這部分的製作。

 

上麵這個工藝確實是存在的，也是被采用的
，然而關於它有一個問題

，就是我所能找到的資料，似乎顯示這個工藝是被IBM、三星這係列的廠，用在SOI的finfet上麵。

 

前麵提到過SOI的概念

，這裏應該補充一下
，其實SOI和finfet並不是兩種對立的技術，之前的比較，隻是為了方便從晶體管物理的角度解釋兩種技術的思路是什麼。finfet也是可以製作在SOI晶圓上麵的，這是三星它們的做法。

 

但是Intel似乎並沒有采用這種做法，出於成本的考慮(SOI晶圓比較貴)，Intel使用的是bulk finfet，溝道底下是沒有埋絕緣層的。那麼在這個製程下麵

，active fin formation是否也是用SADP這樣的工藝製備的？我沒有找到直接的資料證據。

 

雖然在一些采訪和報道中，Intel提到自己是用了SADP工藝，但是這個工藝並不限於製作fin，也可以用在製作柵極的pattern以及後端的via, interconnect上麵，因此我不能確定Intel 是怎麼做的。

 

三星在IEDM上發表過他們最新的7nm工藝晶體管的報告中的幾張圖
，概述了三星IBM（這倆是一家人...）這個係列的工藝製程的思路，它們是這樣考慮的：

 

 

可以看到三星是用SAQP(self-aligned quadruple patterning, 和SADP流程基本一樣，而又增加了一次光刻
，因此最小尺寸進一步縮小 )來進行7nm fin製備，如下圖所示：

 

 

它也提到了整個流程，可是我自己完全看不懂@_@

 

 

台積電在同一個會議中也發表了7nm，但是語焉不詳。Intel則沒有發表。在Intel發表的14nm晶體管的文章中，同樣隻有一句話提到使用了SADP工藝，但是並沒有像三星這樣細致地說明工藝步驟，而是直接開始講晶體管的性能

，所以在這方麵的信息很少。

 

需要說明一下，無論是哪個工藝，其實一開始都不是這些公司自己發明的，譬如說
，胡正明教授就曾經發表過SADP相關的文章，那是早在2006年finfet出來之前多年。

 

這些公司看重了某個工藝的前景(能不能scale，成本問題，等等)，ranhoujiangtazhenghedaozijijileiduoniandezhizuoliuchengzhongqu
，tuichuxinyigejiediandezhicheng。yinweiwanchengyigegongyideshebeichengbenshijiqigaoangde，suoyiwangwangxuyaotiqianduonianjiuzuohaoguihua。

 

14nm 繼續FinFET。下麵是英特爾的14nm晶體管的SEM橫截麵圖，大家感受一下
，fin的寬度平均隻有9nm。

 

 

當然
，在所有後代的技術節點中

，前代的技術也是繼續整合采用的。所以現在，在業界和研究界
，一般聽到的晶體管

，都被稱作high-k/metal gate Ge-strained 14 nm FinFET，整合了多年的技術精華。

 

而在學術界
，近些年陸續搞出了各種異想天開的新設計，比如隧穿晶體管，負電容效應晶體管，碳納米管

，等等。

 

所有這些設計，基本是4個方向：材料


、機理
、工藝

、結構。而所有的設計方案，其實可以用一條簡單的思路概括，就是前麵提到的那個SS值的決定公式，裏麵有兩項相乘組成:

 

 

因此，要麼改善晶體管的靜電物理(electrostatics)，這是其中一項，要麼改善溝道的輸運性質(transport)，這是另一項。

 

而(er)晶(jing)體(ti)管(guan)設(she)計(ji)裏(li)麵(mian)，除(chu)了(le)考(kao)慮(lv)開(kai)關(guan)性(xing)能(neng)之(zhi)外(wai)，還(hai)需(xu)要(yao)考(kao)慮(lv)另(ling)一(yi)個(ge)性(xing)能(neng)，就(jiu)是(shi)飽(bao)和(he)電(dian)流(liu)問(wen)題(ti)。很(hen)多(duo)人(ren)對(dui)這(zhe)個(ge)問(wen)題(ti)有(you)誤(wu)解(jie)
，以(yi)為(wei)飽(bao)不(bu)飽(bao)和(he)不(bu)重(zhong)要(yao)，其(qi)實(shi)電(dian)流(liu)能(neng)飽(bao)和(he)才(cai)是(shi)晶(jing)體(ti)管(guan)能(neng)夠(gou)有(you)效(xiao)工(gong)作(zuo)的(de)根(gen)本(ben)原(yuan)因(yin)，因(yin)為(wei)不(bu)飽(bao)和(he)的(de)話(hua)
，晶(jing)體(ti)管(guan)就(jiu)不(bu)能(neng)保(bao)持(chi)信(xin)號(hao)的(de)傳(chuan)遞(di)，因(yin)此(ci)無(wu)法(fa)攜(xie)帶(dai)負(fu)載(zai)
，換(huan)言(yan)之(zhi)隻(zhi)中(zhong)看(kan)
，不(bu)中(zhong)用(yong)，放(fang)到(dao)電(dian)路(lu)裏(li)麵(mian)去(qu)
，根(gen)本(ben)不(bu)能(neng)正(zheng)常(chang)工(gong)作(zuo)的(de)。

 

舉ju個ge例li子zi，有you段duan時shi間jian石shi墨mo烯xi晶jing體ti管guan很hen火huo
，石shi墨mo烯xi作zuo溝gou道dao的de思si路lu是shi第di二er項xiang，就jiu是shi輸shu運yun，因yin為wei石shi墨mo烯xi的de電dian子zi遷qian移yi率lv遠yuan遠yuan地di完wan爆bao矽gui。但dan直zhi到dao目mu前qian
，石shi墨mo烯xi晶jing體ti管guan還hai沒mei有you太tai多duo的de進jin展zhan，因yin為wei石shi墨mo烯xi有you個ge硬ying傷shang
，就jiu是shi不bu能neng飽bao和he電dian流liu。但dan是shi，去qu年nian貌mao似si聽ting說shuo有you人ren能neng做zuo到dao調tiao控kong石shi墨mo烯xi的de能neng帶dai間jian隙xi打da開kai到dao關guan閉bi，石shi墨mo烯xi不bu再zai僅jin僅jin是shi零ling帶dai隙xi，想xiang來lai這zhe或huo許xu會hui在zai晶jing體ti管guan材cai料liao方fang麵mian產chan生sheng積ji極ji的de影ying響xiang。

 

在去年的IEDM會議上，台積電已經領先英特爾，發布了7nm技術節點的晶體管樣品

，而英特爾已經推遲了10nm的發布。當然，兩者的技術節點的標準不一樣，台積電的7nm其實相當於英特爾的10nm
，但是台積電率先拿出了成品。三星貌似也在會上發表了自己的7nm產品。

 

可以看出，摩爾定律確實放緩了，22nm是在2010左右出來的，到了現在
，技術節點並沒有進步到10nm以下。去年，ITRS已經宣布不再製定新的技術路線圖，換言之，權威的國際半導體機構已經不認為，摩爾定律的縮小可以繼續下去了。
 

這就是技術節點的主要現狀。
 

技術節點不能進步，是不是一定就是壞事？其實不一定。28nm這個節點
，其實不屬於前麵提到的標準的dennard scaling的一部分

，但是這個技術節點，直到現在
，仍然在半導體製造業界占據了很大的一塊市場份額。

 

台積電、中芯國際等這樣的大代工廠，都是在28nm上玩得很轉的。為何呢
？因為這個節點被證明是一個在成本、性能、需求等多方麵達到了比較優化的組合的一個節點，很多芯片產品，並不需要使用過於昂貴的FinFET技術，28nm能夠滿足自己的需求。

 

但是有一些產品，比如主流的CPU
、GPU、FPGA、memory，其性能的提升有相當一部分來自於工藝的進步。所以再往後如何繼續提升這些產品的性能，是很多人心中的問號，也是新的機會。