在門級仿真中驗證DDR時會遇到許多與時序有關的問題
，從而導致驗證團隊與靜態時序分析(STA)團隊之間發生大量迭代工作。如果有徹底調試過的門級仿真環境
，人們對運行於寄存器傳輸級(RTL)之上的DDR協議進行靜態時序分析將會充滿信心，並且會專注於解決數字和時序方麵的問題。本文整理了DDR門級仿真驗證過程中由於RTL上的時序可見性而常常報告的各種問題，並通過一些例子強調了門級仿真環境中實現DDR快速有效收斂的重要調試標準。

 

 

RTL環境沒有任何時序意識，因此在設計中沒有慣性/傳播延時，但當我們轉移到門級仿真(GLS)設置時，就必須有效地考慮慣性/傳chuan播bo延yan時shi了le
，以yi便bian模mo擬ni實shi際ji的de矽gui片pian行xing為wei，同tong時shi不bu會hui使shi事shi情qing變bian得de太tai過guo悲bei觀guan。在zai邏luo輯ji單dan元yuan輸shu入ru端duan出chu現xian的de持chi續xu時shi間jian小xiao於yu慣guan性xing延yan時shi的de脈mai衝chong，將jiang不bu會hui導dao致zhi該gai邏luo輯ji單dan元yuan的de輸shu出chu端duan發fa生sheng任ren何he的de轉zhuan換huan，邏luo輯ji門men表biao現xian出chu的de這zhe種zhong現xian象xiang被bei稱cheng為wei慣guan性xing延yan時shi傳chuan播bo。業ye界jie標biao準zhun的de門men級ji仿fang真zhen工gong具ju通tong常chang將jiang傳chuan播bo延yan時shi作zuo為wei該gai邏luo輯ji門men的de慣guan性xing延yan時shi。仿fang真zhen工gong具ju采cai用yong的de這zhe種zhong建jian模mo方fang法fa是shi一yi種zhong非fei常chang好hao的de實shi際ji矽gui片pian行xing為wei提ti取qu的de方fang法fa
，事shi實shi上shang它ta確que實shi很hen好hao地di模mo擬ni了le信xin號hao通tong過guo單dan級ji邏luo輯ji門men的de傳chuan播bo。但dan這zhe種zhong行xing為wei在zaiIO這樣的複雜門中並不是想要的
，因為IO是多級結構，一旦信號通過第一級，就能保證它成功地通過IO單元傳輸。因為仿真工具不理解邏輯單元的這種內部結構，所以即使是多級IO最終它也會抑製這種脈衝，如圖1所示。

 

圖1：默認的門級仿真(GLS)行為是抑製小於門延時的所有轉換。

 

解決這個問題現在有兩種解決方案。

 

第一種解決方案是人工更新標準延時格式(SDF)wenjian

，bingjiangyanshigengxindaoyixiejiaoxiaodezhi。zaixinhaochuanbozhengchangdeqingkuangzhezhongfangfafeichangguanyong，dandangxindeyanshibunengdaibiaoshijiyanshishi，zhezhongfangfabingbuheshi，bingkenenghuiyizhiqitaqianzaidegongnengxingwenti。

 

工業標準的GLS仿真器確實有這樣的功能/開關，即允許/禁止特定寬度的脈衝通過單元。例如當使用“拒絕與誤差(Reject&Error)設置”時
，將傳播寬度大於“誤差設置”值的所有信號。同時，這種仿真器在遇到寬度處於“拒絕與誤差設置”之間的信號時將傳播未知值，而且它會完全消除寬度小於“拒絕設置”的信號。下表1給出了一個例子。

 

表1: Pulse_e/Pulse_r行為

 

 

在RTL設置中，由特定源驅動的時鍾將同時到達所有節點，但在使用GLS設置時，就要考慮時鍾偏移了，它可能造成時序問題，即源自相同源的兩個時鍾路徑可能產生偏移，以至於DDR數據/時鍾路徑並不是對所有可能組合邏輯來說都是平衡的。在DDR設she計ji中zhong輸shu入ru時shi鍾zhong是shi最zui重zhong要yao的de參can數shu，因yin為wei所suo有you其qi它ta信xin號hao都dou與yu輸shu入ru時shi鍾zhong周zhou期qi和he占zhan空kong比bi有you關guan。也ye有you這zhe樣yang的de情qing況kuang
，即ji可ke以yi將jiang多duo個ge時shi鍾zhong源yuan用yong作zuo控kong製zhi器qi的de輸shu入ru時shi鍾zhong。一yi般ban來lai說shuo，來lai自zi任ren何he一yi個ge時shi鍾zhong源yuan的de路lu徑jing隻zhi要yao是shi平ping衡heng的de就jiu可ke以yi推tui薦jian用yong作zuoDDR輸入時鍾
，不過對於傳播到外部DDR存儲器的DDR_CLK、DDR_DQS等信號來說，在占空比
、高電平時間、低電平時間等方麵有很嚴格的要求，必須滿足DDR正確工作所需的條件。在寫入側與占空比要求相關的大多數故障可能是DDR控kong製zhi器qi輸shu入ru端duan時shi鍾zhong的de占zhan空kong比bi不bu正zheng確que引yin起qi的de。因yin此ci為wei了le避bi免mian不bu必bi要yao的de調tiao試shi工gong作zuo，必bi須xu確que保bao我wo們men使shi用yong了le時shi序xu要yao求qiu得de到dao滿man足zu的de正zheng確que時shi鍾zhong源yuan。下xia麵mian提ti到dao了le同tong樣yang一yi個ge例li子zi，其qi中zhong捕bu獲huo到dao了le存cun儲chu器qi輸shu入ru端duan的deDQS占空比數據，而且有兩個不同的時鍾源被選為DDR控製器時鍾。

 

DDR_CLK 頻率：400MHz(約2.5ns)

 

55%×2.524ns = 1.388200ns

 

45%×2.524ns = 1.13580ns
 

 

 

 

表2：位於係統中不同層次的時鍾占空比數據。

 

 

I/O在具有時序意識的門級仿真(GLS)DDR驗證中扮演著非常重要的角色。當滿足直到焊盤輸入端的時序要求時，就會從用於焊盤的許可文件提供的信息中轉儲出I/O延(yan)時(shi)數(shu)據(ju)。也(ye)有(you)這(zhe)樣(yang)的(de)時(shi)候(hou)，即(ji)從(cong)控(kong)製(zhi)器(qi)到(dao)焊(han)盤(pan)輸(shu)入(ru)端(duan)的(de)路(lu)徑(jing)得(de)到(dao)了(le)正(zheng)確(que)的(de)平(ping)衡(heng)，但(dan)仍(reng)能(neng)見(jian)到(dao)故(gu)障(zhang)發(fa)生(sheng)。這(zhe)可(ke)能(neng)是(shi)因(yin)為(wei)位(wei)於(yu)主(zhu)控(kong)製(zhi)器(qi)與(yu)外(wai)部(bu)DDR存儲器之間的路徑中的I/O引入了不正確的延時。這些延時實際上取決於施加到焊盤的負載。因此在產生SDF文件時，需要注意板子上必須應用了正確且實際的負載。做不到這一點可能在SDF文件中產生相當悲觀的時序片段，並當在GLS仿真中進行反標時可能產生偽故障。這種問題很難調試
，相當耗時耗力。

 

表3：悲觀負載與實際負載比較。

 

 

大多數DDR控製器的設計是這樣的，它們為了DQ(數據)和DQS(選通)焊盤本身而驅動OBE(輸出緩衝使能)，因為相同的焊盤可以用於寫/讀。由於各種各樣的原因
，OBE時序在服務路徑時一般會被忽略，但在DDR場合這樣做將導致災難性結果。舉例來說，在DDR協議讀/寫過程中
，在READ/WRITE命令之後、在DQS第一個上升沿之前的DQS上的低電平(LOW)狀態被認為是讀/寫先導碼；同樣
，最後一個數據入單元之後在DQS上的低電平狀態被認為是讀/寫後導碼。前導部分為接收器件提供了一個時序窗口，用於激活其數據捕獲電路，同時在選通信號上呈現一個已知/youxiaodedianping
，congerbimiancuowuchufabuhuodianlu。zaiqiandaobufenguohoudeshujuchuanfashengqijianxuantongxinhaojiangyiyushizhongxinhaoxiangtongdepinlvchufa。zaixierucaozuoguochengzhongshiyoutedingdeshixuyaoqiude
，duiDDR2來說必須滿足比如0.35Ck的最小前導寬度
，DDR3是0.9Ck。同樣，對寫後導時序也有要求。DDR2是0.4Ck至0.6Ck，DDR3最小是0.3Ck。如果在DDR GLS時遇到這種最常見的問題，這些參數可能會發生違例。

 

圖2：DDR的前導和後導。

 

 

焊盤以不同的壓擺率進行表征，壓擺率決定了單位時間內輸出電壓的變化率。這些設置在RTL仿真中是沒有任何作用的
，因為RTL仿真中不關心延時。但在GLSfangzhenzhongyaokaolvyanshiyinsu

，yinciweilebimianbubiyaodetiaoshigongzuo，zhengquedeshezhifeichangzhongyao。xitongzhongzhenduibutonghanpandeshixuyaoqiuyibanshiyaomanzuzuidayabailv，dangenjubutongdecanshuyoubutongdeyaoqiu。yigezheyangdelizishi，xiangDDRdengxieyiruguozhidaolezuidayabailv，jiunengfaxianfansheheganraowenti。zhegecanshuzaibutongdeshezhiqingkuangxiahanpanyanshihuiyouhendadebianhua
，jutiqujueyuzuizhongzaishijidianlubanheceshiyishangshiyongdefuzaihedianzuzhi。womenbixuquebaozaishezhilezhengquedehanpancanshuxiakaizhanfangzhen，yibianxiaochuqiwangjieguoheguanchajieguozhijiandepiancha。

 

表4提供了針對某個SoC的不同接口的推薦SRE設置值。

 

表4：針對SoC不同接口的推薦壓擺率設置。

 

 

這方麵的問題同樣隻在門級仿真(GLS)中可見，在RTLzhongshibuhuiyudaozhezhongwentide。ruguocongyikaishijiudedaobaozheng，jiukeyiquebaonenggouzuidachengdudijianshaoyanzhenghejingtaishixufenxizhijiandefanfutiaoshihefankui。jiubeijingeryan
，meigedanyuandouyouyigeyushangshengyanhexiajiangyanyouguandeyanshi。renhedanyuandeyanshidouzhijiequziyuyongyouPVT間延時信息的許可文件。針對單元的這些上升和下降時間每個都不同。但DDR等協議對占空比、高電平時間、didianpingshijiandengdouyouyangedeyaoqiu，biyaomanzuzhexieyaoqiucainengquebaoxieyizhengquegongzuo。shejizhongchangyongshangshenghexiajiangshijianjihuxiangtongdeduichenghuanchongqihedanyuan
，quebaoCLK
、DQS等關鍵信號路徑的平衡。但I/O的上升和下降時間也可能因為表征問題而存在很大差異，這種情況下將破壞占空比
，進而在存儲器端導致違例。

 

圖3：上升下降延時差異導致占空比要求的違例。

 

 

測ce試shi平ping台tai有you一yi個ge時shi間jian刻ke度du用yong於yu定ding義yi設she計ji仿fang真zhen時shi的de事shi件jian顆ke粒li度du。在zai時shi間jian刻ke度du語yu句ju中zhong
，第di一yi個ge值zhi是shi時shi間jian單dan位wei，第di二er個ge值zhi是shi仿fang真zhen的de精jing度du。對dui於yu高gao速su電dian路lu來lai說shuo定ding義yi時shi間jian刻ke度du的de精jing度du必bi須xu非fei常chang謹jin慎shen。一yi般ban來lai說shuo，測ce試shi平ping台tai中zhong的de時shi間jian刻ke度du定ding義yi為wei1ns/10ps，這意味著所有延時都將被近似為最接近的10ps。但在DDR等時序非常重要的高速協議中，裕量可能非常小(在ps數量級)。舉例來說，如果數據路徑中有10個緩衝器，每個的延時為26ps
，那麼如果時間刻度是1ns/10ps，所有這些延時都將被近似為30ps
，進而在門級仿真中將引入40ps的不精確性。這將在門級仿真中導致錯誤的時序違例。有鑒於此
，仿真環境必須更新到合適的時間刻度才能避免這樣的問題發生。

 

 

一般來說
，仿真中可以使用不同供應商提供的模型。這些模型可以是Verilog模型或Denali模型。這些模型可能來自美光、Spansion、Macronix等存儲器供應商。針對仿真目的最好選用Denali模型，因為這些模型對所有時序參數和協議都做了非常嚴格的檢查，而且還包括CK/DQS/DQ之間的抖動和偏移，因此非常接近於電路板中使用的實際存儲器。當在存儲器接口處違反任何時序規格時，模型將標記上錯誤信息。RTL仿真中是沒有延時的，如果時序參數得到了正確配置
，那麼正常情況下不會遇到這些錯誤。但在GLS仿(fang)真(zhen)中(zhong)需(xu)要(yao)考(kao)慮(lv)延(yan)時(shi)因(yin)素(su)
，因(yin)此(ci)很(hen)可(ke)能(neng)發(fa)生(sheng)某(mou)些(xie)參(can)數(shu)違(wei)例(li)，錯(cuo)誤(wu)信(xin)息(xi)被(bei)拋(pao)出(chu)來(lai)。對(dui)這(zhe)些(xie)錯(cuo)誤(wu)必(bi)須(xu)仔(zai)細(xi)審(shen)查(zha)
，並(bing)加(jia)以(yi)解(jie)決(jue)。正(zheng)常(chang)情(qing)況(kuang)下(xia)，當(dang)信(xin)號(hao)由(you)控(kong)製(zhi)器(qi)給(gei)出(chu)並(bing)到(dao)達(da)存(cun)儲(chu)器(qi)時(shi)，在(zai)寫(xie)周(zhou)期(qi)中(zhong)會(hui)遇(yu)到(dao)這(zhe)些(xie)問(wen)題(ti)。在(zai)讀(du)周(zhou)期(qi)中(zhong)，信(xin)號(hao)是(shi)模(mo)型(xing)自(zi)身(shen)產(chan)生(sheng)的(de)並(bing)到(dao)達(da)控(kong)製(zhi)器(qi)。Denali存儲器模型有許多開關用於控製各種參數，如允許的差分偏移
、將存儲器初始化到某個值、禁止來自存儲器的錯誤消息等。必須注意的是，沒有哪個開關可以忽略，這樣做很可能屏蔽重要的錯誤信息。

 

 

從上述討論的各個要點看
，很明顯門級仿真(GLS)有助於發現在RTL級無法預料的設計問題，並在做成矽片前得到解決。如果我們一味地從事重複勞動
，那麼在門級仿真中調試DDR可(ke)能(neng)是(shi)一(yi)個(ge)極(ji)具(ju)挑(tiao)戰(zhan)性(xing)的(de)任(ren)務(wu)，但(dan)通(tong)過(guo)經(jing)驗(yan)並(bing)遵(zun)循(xun)基(ji)本(ben)的(de)調(tiao)試(shi)規(gui)則(ze)可(ke)以(yi)使(shi)工(gong)作(zuo)順(shun)利(li)開(kai)展(zhan)。這(zhe)些(xie)問(wen)題(ti)與(yu)門(men)級(ji)仿(fang)真(zhen)其(qi)它(ta)協(xie)議(yi)時(shi)常(chang)常(chang)遇(yu)到(dao)的(de)問(wen)題(ti)不(bu)同(tong)
，也(ye)更(geng)有(you)技(ji)巧(qiao)性(xing)，因(yin)此(ci)經(jing)常(chang)耗(hao)費(fei)更(geng)長(chang)的(de)調(tiao)試(shi)時(shi)間(jian)。從(cong)一(yi)開(kai)始(shi)就(jiu)關(guan)注(zhu)這(zhe)些(xie)關(guan)鍵(jian)的(de)調(tiao)試(shi)參(can)數(shu)可(ke)以(yi)在(zai)門(men)級(ji)仿(fang)真(zhen)中(zhong)實(shi)現(xian)高(gao)效(xiao)快(kuai)速(su)的(de)DDR調試，並有助於在更早的SoC設計階段發現隱藏的設計問題。

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