中心議題：

• 射頻電路板設計
• 幹擾及其實際的解決辦法

解決方案：

• 各模塊之間最好能以地線進行隔離
• 數字區與模擬區盡可能以地線進行隔離
• 電路內部的地線也要注意單點接地原則

隨著通信技術的發展,無線射頻電路技術運用越來越廣,其中的射頻電路的性能指標直接影響整個產品的質量,射頻電路印製電路板(PCB)的抗幹擾設計對於減小係統電磁信息輻射具有重要的意義。射頻電路PCB的密度越來越高,PCB設計的好壞對抗幹擾能力影響很大,同一電路,不同的PCB設計結構,其性能指標會相差很大。電磁幹擾信號如果處理不當,可能造成整個電路係統的無法正常工作,因此如何防止和抑製電磁幹擾,提高電磁兼容性,就成為設計射頻電路PCB時的一個非常重要的課題。
　　
電磁兼容性EMC是指電子係統在規定的電磁環境中按照設計要求能正常工作的能力。電子係統所受的電磁幹擾不僅來自電場和磁場的輻射,也有線路公共阻抗
、導線間耦合和電路結構的影響。在研製設計電路時,希望設計的印製電路板盡可能不易受外界幹擾的影響,而且也盡可能小地幹擾影響別的電子係統。
　　
設計印製板首要的任務是對電路進行分析,確定關鍵電路。這就是要識別哪些電路是幹擾源,哪些電路是敏感電路,弄清幹擾源可能通過什麼路徑幹擾敏感電路。射頻電路工作頻率高,幹擾源主要是通過電磁輻射來幹擾敏感電路,因此射頻電路PCB板抗幹擾設計的目的是減小PCB板的電磁輻射和PCB板上電路之間的串擾。

射頻電路板設計

1　元器件的布局
　　
由於SMT一般采用紅外爐熱流焊來實現元器件的焊接,因而元器件的布局影響到焊點的質量,進而影響到產品的成品率。而對於射頻電路PCB設計而言,電磁兼容性要求每個電路模塊盡量不產生電磁輻射,並且具有一定的抗電磁幹擾能力,因此元器件的布局也影響到電路本身的幹擾及抗幹擾能力,直接關係到所設計電路的性能。故在進行射頻電路PCB設計時除了要考慮普通PCB設計時的布局外,主要還須考慮如何減小射頻電路中各部分之間的相互幹擾
、如何減小電路本身對其他電路的幹擾以及電路本身的抗幹擾能力。
　　
根據經驗,射頻電路效果的好壞不僅取決於射頻電路板本身的性能指標,很大部分還取決於與CPU處理板間的相互影響,因此在進行PCB設計時,合理布局顯得尤為重要。布局的總原則是元器件應盡可能同一方向排列,通過選擇PCB進入熔錫係統的方向來減少甚至避免焊接不良的現象;根據經驗元器件間最少要有0.5mm的間距才能滿足元器件的熔錫要求,若PCB板的空間允許,元器件的間距應盡可能寬。對於雙麵板一般應設計一麵為SMD及SMC元件,另一麵則為分立元件。
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布局中應注意:

1)首先確定與其他PCB板或係統的接口元器件在PCB板上的位置,必須注意接口元器件間的配合問題(加元器件的方向等);

2)因為掌上用品的體積都很小,元器件間排列很緊湊,因此對於體積較大的元器件,必須優先考慮,確定出相應位置,並考慮相互間的配合問題;

3)認真分析電路結構,對電路進行分塊處理(加高頻放大電路、混頻電路及解調電路等),盡可能將強電信號和弱電信號分開,將數字信號電路和模擬信號電路分開,完成同一功能的電路應盡量安排在一定的範圍之內,從而減小信號環路麵積;各部分電路的濾波網絡必須就近連接,這樣不僅可以減小輻射,而且可以減少被幹擾的機率,提高電路的抗幹擾能力;

4)根據單元電路在使用中對電磁兼容性敏感程度不同進行分組。對於電路中易受幹擾部分的元器件在布局時還應盡量避開幹擾源(比如來自數據處理板上CPU的幹擾等)。

2　布　線
　　
在基本完成元器件的布局後,就可開始布線了。布線的基本原則為:在組裝密度許可情況下,盡量選用低密度布線設計,並且信號走線盡量粗細一致,有利於阻抗匹配。
　　
對於射頻電路,信號線的走向
、寬度、線間距的不合理設計,可能造成信號傳輸線之間的交叉幹擾;另外,係統電源自身還存在噪聲幹擾,所以在設計時頻電路PCB時一定要綜合考慮,合理布線。布線時,所有走線應遠離PCB板的邊框2mm左右,以免PCB板製作時造成斷線或有斷線的隱患。
　　
電源線要盡可能寬,以減少環路電阻,同時使電源線、地線的走向和數據傳遞的方向一致,以提高抗幹擾能力;所布信號線應盡可能短,並盡量減少過孔數目;各元器件間的連線越短越好,以減少分布參數和相互間的電磁幹擾;對不相容的信號線應盡量相互遠離,且盡量避免平行走線,而在正反兩麵的信號線應相互垂直;布線時在需要拐角的地方應以135°角為宜,避免拐直角。
　　
布線時與焊盤直接相連的線條不宜太寬,走線應盡量離開不相連的元器件,以免短路;過孔不宜畫在元器件上,且應盡量遠離不相連的元器件,以免在生產中出現虛焊
、連焊、短路等現象。在射頻電路PCB設計中,電源線和地線的正確布線顯得尤其重要,合理的設計是克服電磁幹擾的最重要的手段。
　　
PCB上相當多的幹擾源是通過電源和地線產生的,其中地線引起的噪聲幹擾最大。地線容易形成電磁幹擾的主要原因在於地線存在阻抗。當有電流流過地線時,就會在地線上產生電壓,從而產生地線環路電流,形成地線的環路幹擾。當多個電路共用一段地線時,就會形成公共阻抗耦合,從而產生所謂的地線噪聲。
　　
因此,在對射頻電路PCB的地線進行布線時應該做到:

1)對電路進行分塊處理時,射頻電路基本上可分成高頻放大、混頻、解調
、本振等部分,要為各個電路模塊提供一個公共電位參考點,即各模塊電路各自的地線,這樣信號就可以在不同的電路模塊之間傳輸。然後,彙總於射頻電路PCB接入地線的地方,即彙總於總地線。由於隻存在一個參考點,因此沒有公共阻抗耦合存在,從而也就沒有相互幹擾問題;

2)數字區與模擬區盡可能以地線進行隔離,並且數字地與模擬地要分離,最後接於電源地;

3)在各部分電路內部的地線也要注意單點接地原則,盡量減小信號環路麵積,並與相應的濾波電路的地線就近相接;

4)在空間允許的情況下,各模塊之間最好能以地線進行隔離,防止相互之間的信號耦合效應。
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實驗測試
　　
下麵幾個實驗測試事例,說明了不同原因帶來的幹擾及其實際的解決辦法。

1　電源線和地線帶來的幹擾
　　
圖1取自某高壓控製保護PCB的部分電路。圖1a為原設計電路。由於電源線和地線的印製導線寬度太細,電路在工作時局受外界幹擾;圖1b是經過改進後的電路,其電源線和地線加粗至5mm,解決了電路的幹擾問題。


圖1　某高壓控製保護PCB的部分電路

2　元器件布局不合理帶來的幹擾
　　
圖2取自某雷達發射機磁場控製保護PCB的部分電路。重新布局元器件後改進的PCB電路(如圖2b)較改進前的PCB電路(如圖2a)在抗幹擾性能上有很大的改善。


圖2　某雷達發射機磁場控製保護PCB的部分電路

3　布線不合理帶來的幹擾
　　
圖3取自某雷達CFA電源控製保護PCB的部分電路。圖3a為原設計電路。由於布線時將高壓取樣信號線布於閉環取樣回路中,使閉環取樣電路在工作時易受外界的幹擾,造成經常誤報過壓故障;而圖3b是經過改進後的PCB電路,由於避開了高壓取樣信號線帶來的幹擾,改進後的PCB電路工作可靠穩定。


圖3　某雷達CFA電源控製保護PCB的部分電路

射頻電路PCB設計的關鍵在於如何減少輻射能力以及如何提高抗幹擾能力,合理的布局與布線是設計時頻電路PCB的保證。文中所述方法有利於提高射頻電路PCB設計的可靠性,解決好電磁幹擾問題,進而達到電磁兼容的目的。