在上拉電阻和下拉電阻的電路中
，經常有的疑問是：上拉電阻為何能上拉？下拉電阻為何能下拉？下拉電阻旁邊為何經常會串一個電阻？

 

 

簡單概括為：電dian源yuan到dao器qi件jian引yin腳jiao上shang的de電dian阻zu叫jiao上shang拉la電dian阻zu，作zuo用yong是shi平ping時shi使shi該gai引yin腳jiao為wei高gao電dian平ping，地di到dao器qi件jian引yin腳jiao上shang的de電dian阻zu叫jiao下xia拉la電dian阻zu

，作zuo用yong是shi平ping時shi使shi該gai引yin腳jiao為wei低di電dian平ping。低di電dian平ping在zaiIC內部與GND相連接；高電平在IC內部與超大電阻相連接。

 

上拉就是將不確定的信號通過一個電阻鉗位在高電平，電阻同時起限流作用，下拉同理。對於非集電極（或漏極）開路輸出型電路（ruputongmendianlu，qitishengdianliuhedianyadenenglishiyouxiande，shanglahexialadianzudezhuyaogongnengshiweijidianjikailushuchuxingdianlutigongshuchudianliutongdao。shanglashiduiqijianzhurudianliu，xialashishuchudianliu
；強弱隻是上拉或下拉電阻的阻值不同
，沒有什麼嚴格區分。

 

當IC的I/O端口

，節點為高電平時，節點處和GND之間的阻抗很大，可以理解為無窮大，這個時候通過上拉電阻（如4.7K歐，10K歐電阻）接到VCC上，上拉電阻的分壓幾乎可以忽略不計；當I/O端口節點需要為低電平時，直接接GND就可以了，這個時候VCC與GND是通過剛才的上拉電阻（如4.7K歐，10K歐電阻）連接的，通過的電流很小，可以忽略不計。

 

 

電平值的大小、高(gao)低(di)是(shi)相(xiang)對(dui)於(yu)地(di)電(dian)平(ping)來(lai)說(shuo)的(de)，因(yin)此(ci)在(zai)看(kan)電(dian)平(ping)值(zhi)的(de)大(da)小(xiao)時(shi)要(yao)參(can)考(kao)地(di)的(de)電(dian)平(ping)值(zhi)來(lai)看(kan)。看(kan)看(kan)那(na)些(xie)引(yin)腳(jiao)是(shi)否(fou)接(jie)到(dao)地(di)上(shang)，與(yu)自(zi)己(ji)是(shi)否(fou)連(lian)接(jie)外(wai)圍(wei)器(qi)件(jian)沒(mei)有(you)關(guan)係(xi)，因(yin)為(wei)其(qi)實(shi)高(gao)電(dian)平(ping)還(hai)是(shi)低(di)電(dian)平(ping)是(shi)相(xiang)對(dui)於(yu)地(di)平(ping)麵(mian)來(lai)說(shuo)的(de)。

 

在節點與+5V之間接10K歐或4.7K歐的上拉電阻，能夠把這個節點的電位拉上來，往往這個節點要求應用單片機或其它控製器來控製它（及這個節點與I/O連接）為wei高gao電dian平ping或huo低di電dian平ping。如ru果guo單dan純chun的de想xiang要yao使shi這zhe個ge節jie點dian成cheng為wei高gao電dian平ping，並bing且qie輸shu出chu阻zu抗kang非fei常chang大da
，則ze直zhi接jie接jie電dian源yuan也ye無wu妨fang
，但dan是shi如ru果guo單dan片pian機ji要yao使shi這zhe個ge節jie點dian拉la低di
，即ji單dan片pian機ji內nei部bu使shi節jie點dian接jie地di，這zhe樣yang5V電源和地之間就短路了。

 

另外
，當要求這個節點為高電平時，這個節點和地之間的阻抗一般非常大
，如100K歐的阻抗，當上拉一個10K歐的電阻，這個點分得的電壓為100K歐/（100K+10K）*5V=4.5V
，這樣也可以拉到高電平。而當要求這個節點為低電平時，隻要把它和地連接就可以了

，電源和地之間有一個10Koudedianzu，zheyangjiubuhuiduanlule。dangdidianpingshi，dianyuanhedizhijianyouyigefuzaixingchengdehuilu
，youshihouzhegejiedianhuizaichuanjieyigedianzu
，yinweidianliuliuxiangzukangdidedifang
，suoyidianliuhuitongguoyudianyuanxiangliandedianzuliuxiangdi
，erbushiliuxiangzhegeyujiedianxiangliandedianzu，yinweizhegejiedianlianjiededianzuzukanggao，suoyididianpingshizhegediandedianshijiushididianping。

 

 

可以這麼認為，對於IC的I/O端口來說，IC內部通過控製高低電平相當於控製這個O/O口與其內部的GND或非常大的電阻相連
，如100K歐，當I/O口為低電平0V時，在IC內部，是控製IC芯片O/O口的引腳在芯片內與GND連接；當I/O口為高電平時，如5V，這個時候I/O口引腳在芯片內是與非常大的電阻，如100K歐相連接的
，有時在I/O節點處會再串接一個小電阻值的電阻
，如68歐，因為電流流向阻抗低的地方，所以當芯片內部的I/O端口歐與GND相連為低電平時

，電源與上拉電阻及芯片內部的GND形成環路進行流通，這時I/O口節點處的電流就會流向芯片內部的GND，因為節點處串接了一個小阻值的電阻，相對於GND來說是高阻

，就是大一點點也是高阻，所以電流就不會流過這個串聯的電阻。

 

當用下拉電阻時（所謂的上拉和下拉都是針對高阻態而言的）
，當I/O口為高阻態時，通過上拉電阻能夠讓其保持在高電平狀態
；具體如上文所述：當I/O端口為高阻態時
，用下拉電阻把這個口與GND相(xiang)連(lian)接(jie)，高(gao)阻(zu)態(tai)電(dian)阻(zu)值(zhi)很(hen)大(da)，可(ke)以(yi)理(li)解(jie)為(wei)斷(duan)開(kai)，其(qi)實(shi)就(jiu)是(shi)和(he)芯(xin)片(pian)內(nei)部(bu)的(de)阻(zu)值(zhi)很(hen)大(da)的(de)電(dian)阻(zu)相(xiang)連(lian)接(jie)，下(xia)拉(la)的(de)時(shi)候(hou)拉(la)到(dao)地(di)上(shang)了(le)
，沒(mei)有(you)電(dian)流(liu)，電(dian)平(ping)值(zhi)為(wei)0，除非是給這個引腳賦予一個高電平值它才能夠起作用。

 

 

上拉和下拉電阻的作用概括如下：

1、提高電壓準位

當TTL電路驅動CMOS電路時

，如果TTL電路輸出的高電平低於CMOS電路的最低高電平，這時就需要在TTL的輸出端接上拉電阻
，以提高輸出高電平的值
；OC門電路必須加上拉電阻
，以提高輸出的高電平值。

 

2、加大輸出引腳的驅動能力

有的單片機引腳上也常使用上拉電阻。

 

3、N/A引腳（沒有連接的引腳）防靜電

、防幹擾

在CMOS芯xin片pian上shang
，為wei了le防fang止zhi靜jing電dian造zao成cheng損sun壞huai
，不bu用yong的de引yin腳jiao不bu能neng懸xuan空kong
，一yi般ban接jie上shang拉la電dian阻zu降jiang低di輸shu入ru阻zu抗kang，提ti供gong泄xie荷he通tong路lu。同tong時shi引yin腳jiao懸xuan空kong就jiu比bi較jiao容rong易yi接jie收shou外wai界jie的de電dian磁ci幹gan擾rao。

 

4、電阻匹配

抑製反射波幹擾，長線傳輸中電阻不匹配容易引起反射波幹擾，加上下拉電阻使電阻匹配

，能有效的抑製反射波幹擾。

 

5、預設空間狀態/默認電位

在一些CMOS輸入端接上拉或下拉電阻是為了預設默認電位。當不用這些引腳時，這些輸入端下拉接低電平或上拉接高電平。在I2C等總線上空閑時的狀態是由上下拉電阻獲得的。

 

6、提高芯片輸入信號的噪聲容限

輸(shu)入(ru)端(duan)如(ru)果(guo)是(shi)高(gao)阻(zu)狀(zhuang)態(tai)

，或(huo)高(gao)阻(zu)抗(kang)輸(shu)入(ru)端(duan)處(chu)於(yu)懸(xuan)空(kong)狀(zhuang)態(tai)，此(ci)時(shi)需(xu)要(yao)加(jia)上(shang)拉(la)或(huo)下(xia)拉(la)電(dian)阻(zu)，以(yi)免(mian)受(shou)到(dao)隨(sui)機(ji)電(dian)平(ping)的(de)影(ying)響(xiang)，進(jin)而(er)影(ying)響(xiang)電(dian)路(lu)工(gong)作(zuo)。同(tong)樣(yang)，如(ru)果(guo)輸(shu)出(chu)端(duan)處(chu)於(yu)被(bei)動(dong)狀(zhuang)態(tai)，需(xu)要(yao)加(jia)上(shang)拉(la)或(huo)下(xia)拉(la)電(dian)阻(zu)，如(ru)輸(shu)出(chu)端(duan)僅(jin)僅(jin)是(shi)一(yi)個(ge)三(san)極(ji)管(guan)的(de)集(ji)電(dian)極(ji)
，從(cong)而(er)提(ti)高(gao)芯(xin)片(pian)輸(shu)入(ru)信(xin)號(hao)的(de)噪(zao)聲(sheng)容(rong)限(xian)，增(zeng)強(qiang)抗(kang)幹(gan)擾(rao)能(neng)力(li)。

 

在BJT晶體三(san)極(ji)管(guan)的(de)基(ji)極(ji)端(duan)，上(shang)拉(la)電(dian)阻(zu)和(he)下(xia)拉(la)電(dian)阻(zu)也(ye)起(qi)著(zhe)至(zhi)關(guan)重(zhong)要(yao)的(de)作(zuo)用(yong)。在(zai)三(san)極(ji)管(guan)的(de)電(dian)路(lu)應(ying)用(yong)中(zhong)，串(chuan)接(jie)在(zai)基(ji)極(ji)上(shang)的(de)電(dian)阻(zu)起(qi)限(xian)製(zhi)基(ji)級(ji)電(dian)流(liu)的(de)作(zuo)用(yong)，如(ru)下(xia)圖(tu)中(zhong)的(de)R2所示，

 

 

如下圖中的R5所示
，上拉電阻使三極管基極的輸入電平在默認情況下是高電平輸入，當CPU有低電平信號輸出時，外圍電路響應，下拉電阻使晶體管的基極輸入在默認情況下拉到低電平，如下圖中的R6所示。

 

 

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