簡介

daxingshizhongshushiyongduozhongleixingdechuanshuxian，kuayueduokuaidianlubanheduotiaotongzhoudianlan
，tongguoduogeshizhongqijianluyoushizhongxinhaodeqingkuangbingbushaojian。jishicaiyongzuijiashijianzuofa
，zhexiejiezhizhongderenheyizhongdoukenengdailaidayu10 ps的相位偏差。然而，在一些應用中
，需要所有時鍾信號實現小於1 ps的偏差。其中一些應用包括相控陣
、MIMO、雷達
、電子戰(EW)、毫米波成像
、微波成像
、儀表和軟件定義無線電(SDR)。

 

本文指出了設計過程、製造過程和應用環境中可能導致1 ps或以上相位偏差的幾個關切問題。對於這些關切問題，本文將提供一些建議、示例和經驗法則，幫助讀者直觀地了解相位偏差的根本原因和幅度。

 

傳輸線的延遲等式

這裏列出的等式用於估算單個時鍾路徑的傳播延遲(τ pd)和由於多個時鍾傳播途徑或環境條件變化導致的傳播延遲的變化值在大型時鍾樹應用中，時鍾走線之間的Δτpd是總係統時鍾偏移的一部分。等式1和等式2提供了兩個主變量，它們用於控製一條傳輸線的τpd：傳輸線的物理長度(ℓ)和有效介電常數(Ɛ eff)。對於等式1，vp表示傳輸線相速度，VF表示速度因子(%)，c表示光速(299,792,458 m/s)。

 

 

等式3計算兩條傳輸線之間的增量傳播延遲 (∆τpd)

 

 

傳輸線介電材料具有隨溫度而變化的特性。介電常數的溫度係數(TCDk)通常用相位變化(Δϕppm)與溫度的關係曲線表示
，單位為百萬分之一(ppm)
；其中Δϕppm值為目標溫度下的相位與基準溫度（通常為25°C）下的相位的差值。已知溫度，Δϕppm和傳輸線長度時，等式4用於估算傳播延遲相對於基準溫度的變化。

 

 

同tong軸zhou電dian纜lan介jie電dian材cai料liao具ju有you因yin電dian纜lan彎wan曲qu而er改gai變bian的de特te性xing。電dian纜lan彎wan曲qu的de半ban徑jing和he角jiao度du決jue定ding了le有you效xiao介jie電dian常chang數shu的de變bian化hua。一yi般ban地di，通tong過guo比bi較jiao特te定ding電dian纜lan彎wan曲qu的de相xiang位wei與yu直zhi線xian電dian纜lan的de相xiang位wei
，將jiang其qi表biao示shi為wei相xiang位wei的de變bian化hua(Δϕdeg)。對於已知Δϕdeg、信號頻率(f)和電纜彎曲
，等式5用於估算傳播延遲的變化。

 

 

延遲變化注意事項

傳輸線的選擇

建議： 為了在多條走線之間獲得最佳延遲匹配效果，就要匹配走線長度和傳輸線類型。

 

經驗法則：

 

兩條走線長度之間相差1mm

，就相當於Δτpd ~6 ps（兩個走線長度之間相差6mil就相當於Δτpd ~1 ps）。

帶狀線比微帶線或導體背襯的共麵波導(CB-CPW)慢約1 ps/mm。

不同的傳輸線類型會產生不同的Ɛeff和vp。使用等式2，這意味著物理長度相同的不同傳輸類型則有不同的τpd。表1和圖1提供了三種常見傳輸線（CB-CPW
、微帶線和帶狀線）的仿真結果，凸顯了Ɛeff、vp和τpd之間的差異。該仿真估算得到，對於10厘米的CB-CPW走線，τpd比相同長度的帶狀線走線大100 ps。仿真是用Rogers Corporation的微波阻抗計算器(Microwave Impedance Calculator)生成的。

 

表1. 圖1中的Rogers 4003C仿真結果

 

 

Rogers 4003C的相對磁導率(Ɛr)，也稱為介電常數(Dk)，為3.55。注意，在表1中，CB-CPW和微帶線的Ɛeff較低，因為它們暴露在空氣之下，而空氣的Ɛr = 1。

 

要在同一層或者用同一種類型的傳輸線來對那些要求延時匹配的信號進行走線並不是總能實現的。表2提供了在為不同走線選擇傳輸線類型時需要考慮的一些通用因素。如果需要匹配不同傳輸線類型的τpd，最好使用電路板仿真工具而不是手動計算和經驗法則。

 

表2. 廣義傳輸線的考慮因素
 

 

圖1. 匹配傳輸線類型。

 

傳輸線過孔

建議: 如果信號路徑有過孔
，請記住在計算傳播延遲時

，要考慮兩個目標信號層之間的過孔長度。

 

若隻是粗略計算傳播延遲，假設連接兩個信號層的過孔長度在相位速度上與傳輸線相同。例如
，連接62mil厚板的頂部和底部信號層的過孔將占額外的τpd ~10ps。

 

相鄰走線
、差分信號和單端信號

建議: 在走線之間保持最少一個線寬度

，避免在 Ɛeff出現顯著變化。

 

經驗法則：

 

100 Ω差分信號（奇模式）比50 Ω單端信號快。

密集的同相50 Ω單端信號（偶模式）比單個50 Ω單端信號慢。

密集相鄰走線的信號方向會改變Ɛeff
，並且因而會改變等長走線之間的延遲匹配。圖2和表3中提供了兩個邊緣耦合微帶線走線與單個微帶線走線的仿真情況。該仿真估計，兩個10厘米邊緣耦合偶數模式走線的τpd比等長獨立單個走線大16 ps。

 

當嚐試將單端τpd與差分τpd匹配時，重要的是仿真兩條路徑的相位速度。在時鍾應用中，當嚐試發送與差分參考或時鍾信號時間對齊的CMOS同步或SYSREF請(qing)求(qiu)信(xin)號(hao)時(shi)，可(ke)能(neng)會(hui)出(chu)現(xian)這(zhe)種(zhong)情(qing)況(kuang)。增(zeng)加(jia)差(cha)分(fen)信(xin)號(hao)路(lu)徑(jing)之(zhi)間(jian)的(de)間(jian)隔(ge)會(hui)在(zai)差(cha)分(fen)信(xin)號(hao)和(he)單(dan)端(duan)信(xin)號(hao)之(zhi)間(jian)產(chan)生(sheng)更(geng)接(jie)近(jin)的(de)相(xiang)位(wei)速(su)度(du)匹(pi)配(pei)。然(ran)而(er)
，這(zhe)是(shi)以(yi)差(cha)分(fen)信(xin)號(hao)的(de)共(gong)模(mo)噪(zao)聲(sheng)抑(yi)製(zhi)為(wei)代(dai)價(jia)的(de)
，後(hou)者(zhe)的(de)作(zuo)用(yong)是(shi)使(shi)時(shi)鍾(zhong)抖(dou)動(dong)保(bao)持(chi)在(zai)最(zui)小(xiao)限(xian)度(du)。

 

同樣重要的是，我們需要指出

，密集的同相信號（偶數模式）會增大Ɛeff,從而導致τpd變長。當單端信號的多個副本密集走線時，結果就會發生這種情況。

 

表3. 相鄰走線與隔離走線
 

 

圖2. 相鄰走線與隔離走線。

 

延遲匹配與頻率的關係

建議: 為了最大限度地減少頻率相關延遲匹配誤差

，請選擇低Dk
、低損耗因子(DF)的材料(Dk <3.7, DF <0.005)。DF也稱為損耗角正切(tan δ)（見等式6）。對於多GHz走線，請避免使用含鎳的電鍍技術。

 

通過抵消變化量
，將不同頻率將信號之間的延時匹配到ps水平並非易事。圖3顯示隨著頻率的增加
，介電常數通常會降低。基於上麵的等式1和等式2，隨著頻率的增加
，這種行為產生的τpd會變小。基於等式3和圖3中的Roger材料，1 在10厘米走線上，1 GHz與20 GHz正弦波之間的Δτpd約為4 ps。

 

圖3同時顯示
，信號衰減隨著頻率的增加而增加，與基音相比，導致方波高階諧波衰減增大。這種濾波的程度會導致上升時間(τR)和下降時間(τF)的不同。上升時間和下降時間的變化會表現在波形上的變化影響後繼接受器件，從而體現在總的時延參數上

，總延遲由走線的τpd和信號的τR/2或τF/2goucheng。lingwai，butongpinlvdefangboyekenengjuyoubutongdequnyanchi。youyuzhexieyuanyin
，zaigujibutongpinlvzhijiandeyanchipipeishi
，fangbobizhengxianbogengjutiaozhanxing。

 

為了更好地理解衰減（以dB/ft為單位的α）與頻率的關係，請參考等式7和等式8以及本文中提供的參考資料2,3,4,5，其中引入了損耗角正切(δ)和集膚效應。這些參考文獻的一個關鍵點是集膚效應減小了等式8中的麵積(A)，結果增大了線路電阻(R)。3 為避免高頻集膚效應引起過度衰減，請不要使用鍍鎳技術，例如鍍金焊料掩模(SMOG)電鍍技術和化學鍍鎳浸金(ENIG)電鍍技術。4,5 避免使用鎳的電鍍技術的一個例子是裸銅焊料掩模(SMOBC)技術。總而言之
，選擇低Dk/DF的材料，避免使用鎳的電鍍技術，並在關鍵走線上進行電路板級延遲仿真
，從而改善不同頻率的延遲匹配。

 

 

圖3. Dk和DF與頻率的關係。

 

延遲匹配與溫度的關係

建議： 為PCB和電纜選擇溫度穩定的介電材料。溫度穩定型介電材料的Δϕppm通常小於50 ppm。

 

介電常數隨溫度變化，導致傳輸線τpd的變化。等式4計算由於溫度變化導致的介電常數變化從而引起的時延的變化Δτpd。

 

通常，PCB材料分為兩類：玻璃纖維織物(WG)和無紡玻璃。由於玻璃的Dk = 6，因此玻璃纖維通常更便宜並且Dk更高。圖4比較了各種不同材料的Dk變化。圖4顯示，一些基於PTFE/WG的材料在10°C和25°C之間的TCDk比較陡峭。

 

使用等式3和圖4
，表4計算出了不同PCB材料上10厘米帶狀線走線在溫度於25°C至0°C之間變化時的Δτpd。在需要在不同溫度下跨多條走線匹配τpd的係統中

，PCB材料的選擇可能在10厘米走線之間導致幾皮秒的τpd失配。

 

同軸電纜介電材料也有類似的TCDk問題。同軸電纜通常比PCB走線長得多
，這將在整個溫度範圍導致大得多的Δτpd。當溫度從25°C變為0°C時，使用與表4第2列所示屬性相同的兩根1米電纜可能會產生25 ps的τpd失配。

 

表4假設走線長度為10厘米時，溫度恒定不變。在實際情況中，溫度在整條走線或同軸電纜上可能並不恒定，使得分析比上麵討論的情況要複雜一些。

 

圖4. Dk變化與溫度的關係。

 

表4. 10厘米帶狀線的Δτpd
，25°C至0°C

 

 

延遲匹配電纜

建議： 了解購買延遲匹配電纜與開發校準程序以通過電子方式調整延遲失配這兩種方式之間的成本權衡關係。

 

根據筆者的經驗，比較同一供應商提供的相同長度和材料的同軸電纜，可以發現延遲失配在5 ps至30 ps之間。從與電纜供應商的討論來看，這一變化範圍是電纜切割

、SMA安裝和Dk批次之間變化的結果。

 

許多同軸電纜製造商在提供相位匹配電纜
，其預定匹配延遲窗口為1 ps、2 ps或3 ps。隨著延遲匹配精度的增加，電纜的價格通常也會增加。為了製造延遲匹配<3 psdedianlan，zhizaoshangtongchanghuizaidianlanzhizaoguochengzhongzengjiaruoganyanchicelianghedianlanqiegebuzhou。duiyudianlanzhizaoshangeryan

，zhexiezengjiadebuzhouhuidaozhizhizaochengbenzengjiabingjiangdichanliang。

 

延遲匹配與電纜彎曲

建議：在選擇電纜材料時
，要了解由於溫度引起的延遲偏移與電纜彎曲引起的延遲偏移之間的權衡關係。

 

彎曲同軸電纜會導致不同的信號延遲。電纜供應商的數據手冊通常會規定特定彎曲半徑和頻率下彎曲90°時的相位誤差。例如，在頻率為18GHz、彎曲角度為90°時
，額定相位變化可能為8°。使用等式5，計算得到的延遲大約為1.2 ps。

 

延遲匹配與SMA的安裝和選擇

PCB邊緣安裝SMA在安裝時的變化會增加時鍾路徑之間的延遲失配，如圖5所示。通常不會測量這種性質的誤差，因此很難量化。但是，我們可以合理地假設
，這可能會在時鍾路徑之間增加1 ps至3 ps的延遲失配。

 

圖5. SMA安裝延遲失配。

 

控製SMA安裝引起的延遲失配的一種方法是選擇具有對齊特性的SMA
，如圖6所示。由於具有對準特性的SMA的額定頻率通常高於沒有對準特性的SMA
，因此成本更高，二者之間存在折衷。SMA供應商經常為更高頻率的SMA提供推薦的PCB到SMA發射板布局。該推薦的布局本身就有可能值得付出額外的代價
，因為這樣就可以節省電路板修訂成本，當時鍾頻率大於5 GHz時
，尤其如此。

 

圖6. 具有對齊特性的SMA。

 

跨多個PCB的延遲匹配

建議： 了解購買批次間Ɛr控製良好的PCB材料與開發校準程序以 通過電子方式調整延遲失配這兩種方式之間的成本權衡關係。

 

試圖在多塊PCB上的走線之間匹配τpd會增加若幹誤差源。上麵討論了四個誤差源：延遲匹配與溫度


；延遲匹配電纜；延遲匹配與電纜彎曲；以及延遲匹配與SMA的安裝和選擇。第五個誤差源是Ɛr在多個PCB上因工藝導致的變化。聯係PCB製造商
，以了解Ɛr的工藝變化。

 

作為一個例子，FR-4的Ɛr可能在4.35到4.8之間變化。6 對於不同PCB上10厘米長的帶狀線走線，在極端情況下，該範圍會產生高達35 ps的Δτpd。其他PCB的材料數據手冊提供的Ɛr典型範圍更小。例如，Rogers 4003C的數據手冊稱，其Ɛr的範圍為3.38 ± 0.05。對於不同PCB上的10厘米帶狀線走線，在極端情況下，該範圍會將可能的Δτpd降至9 ps。

 

時間IC導致的相位偏差

建議： 考慮偏差調整幅度<1 ps的新型PLL/VCO IC。

 

過去，數據轉換器時鍾是從多個輸出時鍾器件生成的。這些時鍾器件的數據手冊規定了器件的相位偏差，範圍通常為5 ps至50 ps

，具體取決於所選的IC。據筆者所知

，在擬定本文時市場上的所有多輸出GHz時鍾IC都不具備對每個輸出調整時鍾延遲的能力。

 

隨著大於6 GHz的數據轉換器時鍾頻率不斷普及，單輸出或雙輸出PLL/VCO將成為首選時鍾。單輸出PLL/VCO時鍾IC架構的優勢在於
，人們正在開發一些方法，以便以<1 psdebuchangtiaozhengcankaoshurudaoshizhongshuchudeyanchi。duimeigeshizhongtiaozhengcankaoshurudaoshuchudeyanchi，zhezhongnengliyunxuzuizhongyonghuzhixingxitongjixiaozhun，jiangxiangweipianchazuixiaohuadao1 ps以下。這種係統級相位偏差校準有可能降低本文中緩解的所有PCB、電纜和連接器延遲匹配問題
，從而降低係統的整體BOM成本。

 

結論

本文討論了可能延遲變化和延遲失配的幾種來源。討論表明
，Ɛeff可能隨溫度、頻率、工藝、傳輸線類型和線路間距而變化。同時表明，通過同軸電纜連接的多PCB設備會產生額外的延遲變化源。當選擇材料以最小化大時鍾樹的相位偏差時，我們必須了解PCB和電纜Ɛr隨溫度、工藝和頻率而變化的規律。對於所有這些變量
，如果沒有某種偏差校準，很難設計出偏差<10 ps的大時鍾係統。此外
，購買PCB材料

、同軸電纜和SMA連接器以最大限度地減少相位偏差會顯著增加材料成本。為簡化校準方法並降低係統成本

，IC製造商提供的許多新型PLL/VCO和時鍾器件可實現低於1 ps的延遲調整能力。

 

表5總結了本文針對最小化相位偏差而討論的建議。

 

表5. 關於最小化相位偏差的建議小結（按主題分）