複位信號的釋放是有講究的：

 

我們知道，DFF的D端和clk端之間時序關係是有約束的，這種約束我們通過setup time和hold time來 check。即D端的data跳變的時刻要與clk端的時鍾上升沿（或者下降沿）跳變要錯開，如果這兩個跳變撞到一起
，我們無法保證DFF能夠sample到正確的data，這時候不滿足setup/hold time要求，就會發生亞穩態，我們sample到的data可能是不穩定的中間態的值，並不是我們原本想要的data。

 

 

與此類似

，異步複位端與clk端之間也存在著類似的時序約束關係，為了準確穩定地sample到異步複位端的reset信號
，我們要求reset信號在clk上升沿（或者下降沿）跳變的前後一段時間內保持穩定，不要跳變。clk跳變沿之前必須保持穩定的最短時間叫做recovery time，clk跳變沿之後需要保持穩定的最短時間叫做removal time。如果在此時間窗口內reset信號發生跳變，不確定reset到底有沒有釋放成功（類似setup+hold時間窗口內，data跳變，發生亞穩態
，sample到的值是不穩定的中間態值）。

 

在IC設計過程中我們是會check recovery和removal time的，如果不滿足，我們會通過布局布線的調整（後端的調整）讓電路滿足這個條件（實質就是讓reset跳變沿和clk跳變沿錯開）
；但是對於FPGA設計而言，我們一般不采用異步釋放的方法
，因為FPGA的布局布線可以調整的空間不大
，相對於IC設計，FPGA後端的布局布線基本上是tool自己搞定，所以我們很難調整布局布線以滿足這個條件，所以我們一般就會直接用異步複位同步釋放的方法來讓reset跳變沿和clk跳變沿錯開。

 

最後再說一下同步數字電路的setup/hold timing check的實質。

 

同步數字電路的基本單元就是兩級DFF


，中間是一堆組合邏輯，data就是在clk一拍一拍的控製下，逐漸向後麵傳遞
，當然
，在傳遞的過程中，通過組合邏輯實現數據的處理與轉換；但是物理世界裏麵

，組合邏輯一定是有毛刺的，比如說data通過一係列的處理之後準備通過DFF傳遞到下一個單元的時候，你怎麼能保證第二級DFF采到的值是處理完畢穩定可靠的data
，而不是還處於中間態的data？！（舉個例子
，假設我們這裏的data是一個8bit的bus信號，處理之前是1111_0000，通過組合邏輯處理完之後我們期望變成1111_1111；我們知道後麵4個bit由0變1是需要時間的
，由於布局布線的緣故
，這4bit不可能在同一個時刻齊刷刷的同時由0變1，肯定是有的bit先變1

，有的bit後變1；也就是在由1111_0000變成1111_1111的過程中
，可能會存在1111_1000/1111_1100/1111_1101/...等等這樣的中間態數據
，我們不能在data還處於中間態的時候就去sample它

，否則得到的不是我們預期的值，會引起整個芯片的邏輯錯誤）。

 

我們實際上是通過setup/hold time來保證的
，即：如果電路中所有DFF的setup/hold time都能夠滿足，表示data到達D端的時間比clk跳變沿時刻超過了setup時間（反之，如果data在setup+hold時間窗口內還在變化，一定會有setup/hold timing vio）
，這樣，我們通過check 所有DFF的setup/hold timing來間接地保證所有DFF采到的值都是經過組合邏輯處理並且處理完畢之後穩定可靠的值。（更確切的說
，通過hold timing check來保證sample到的值是經過組合邏輯處理之後的值而不是上一筆的data，通過setup time來保證sample到的是經過組合邏輯處理完畢之後並且穩定下來的值）。