【導讀】近年來
，隨著AIGC的發展，生產力的生成方式
、產chan品pin形xing態tai都dou在zai發fa生sheng重zhong大da的de變bian化hua。計ji算suan規gui模mo和he模mo型xing規gui模mo的de不bu斷duan增zeng大da

，尤you其qi是shi大da模mo型xing的de出chu現xian和he廣guang泛fan應ying用yong對dui算suan力li的de需xu求qiu呈cheng現xian出chu爆bao發fa式shi的de增zeng長chang。這zhe一yi係xi列lie的de變bian化hua對dui計ji算suan架jia構gou提ti出chu了le新xin的de挑tiao戰zhan
，首shou先xian是shi係xi統tong規gui模mo越yue來lai越yue大da，係xi統tong結jie構gou越yue來lai越yue複fu雜za
；其次計算形態的變革
，傳統的計算形態，主要是基於CPU或GPU的同構計算越來越難以滿足算力的持續增長。

背景

近年來

，隨著AIGC的發展，生產力的生成方式、產chan品pin形xing態tai都dou在zai發fa生sheng重zhong大da的de變bian化hua。計ji算suan規gui模mo和he模mo型xing規gui模mo的de不bu斷duan增zeng大da，尤you其qi是shi大da模mo型xing的de出chu現xian和he廣guang泛fan應ying用yong對dui算suan力li的de需xu求qiu呈cheng現xian出chu爆bao發fa式shi的de增zeng長chang。這zhe一yi係xi列lie的de變bian化hua對dui計ji算suan架jia構gou提ti出chu了le新xin的de挑tiao戰zhan，首shou先xian是shi係xi統tong規gui模mo越yue來lai越yue大da
，係xi統tong結jie構gou越yue來lai越yue複fu雜za；其次計算形態的變革，傳統的計算形態
，主要是基於CPU或GPU的同構計算越來越難以滿足算力的持續增長。

在這一背景下
，Chiplet成為非常有潛力的設計方法和解決方案。Chiplet架構可以將SoC進行拆分重組，將主要功能單元如計算

、存儲
、傳感等轉變成芯粒的形式，從而支持複雜係統的異構集成。而將各種芯粒重構成為一個完整的係統則需要依賴D2D接口對其進行互聯，尤其是當設計人員需要構建一個包含多種第三方芯粒的複雜係統時，一個統一的D2D互聯接口成為不可或缺的組件。在此背景下，UCIe、BoW
、OpenHBI等D2D互聯接口協議應運而生
，旨在構建一個統一的D2D互聯框架。盡管協議不盡相同，D2D互聯接口的底層技術存在著較多的共性，而這些共性技術是D2D接口設計人員非常重要的研究內容。

本文將從D2D接口的信道特點、D2D接口的技術指標，D2D接口的設計思考和D2D接口的設計流程革新等方麵來淺談D2D互聯接口的共性技術。

D2D接口的信道特點

信道條件通常是接口研究的起點，接口電路的架構搭建
、微結構選取到具體電路的實現無不以信道特性作為出發點，D2D接口的設計也不例外。相比傳統高速接口，D2D接口的信道表現了較多新的特點，這主要是由D2D接口的應用環境和封裝形式所帶來的。眾所周知，D2D接口主要用於芯粒間的高帶寬數據互聯，這一應用場景決定了D2D接口信道的兩個主要特點：一
、信道長度較短，一般局限在封裝內部；二、信道數量大，布線密集。同時，這一應用場景也決定了D2D接口往往麵對較為先進的封裝形式，其布線通道通常是基板（substrate）甚至是矽中介層（silicon interposer），我們分別稱之為D2D接口的標準封裝（standard package）和先進封裝（advanced package）。

相比以PCB走線為主的傳統互聯方式，D2D標準封裝和先進封裝的顯著特點是節距（pitch）的減小。在標準封裝中，芯片凸點（bump）的節距從傳統封裝的0.5~1mm減小到100~200um
，而在先進封裝中，這一物理尺寸進一步微縮到30~60um。這一變化首先帶來了一係列信道物理尺寸的同步微縮，包括互聯走線的線寬、線xian距ju和he金jin屬shu厚hou度du等deng。而er這zhe些xie物wu理li尺chi寸cun的de微wei縮suo進jin一yi步bu引yin起qi了le信xin道dao電dian學xue特te性xing的de改gai變bian。概gai括kuo而er言yan，從cong傳chuan統tong封feng裝zhuang到dao先xian進jin封feng裝zhuang，信xin道dao的de單dan位wei長chang度du電dian阻zu顯xian著zhu增zeng大da，而er其qi單dan位wei長chang度du的de等deng效xiao電dian感gan和he電dian容rong基ji本ben保bao持chi不bu變bian。考kao慮lv到dao在zaiD2D標準封裝和先進封裝下其信道長度顯著縮短，信道整體的等效電感和電容顯著縮小。具體而言，先進封裝下的D2D信道的電學特性變化主要表現在如下方麵：

一、插入損耗（insertion loss）

得益於D2D互聯間距較短，相比傳統的高速互聯接口，D2D接口信道的損耗較低。我們考察了多種D2D互聯協議的參考信道，在其最高工作頻率下的信道損耗均小於-6dB，在實際設計信道的過程中，這一指標通常可以控製得更加優越（-2~-3dB）。較低的信道損耗使得高階均衡不再是一個必須項
，同時，簡單的調製方式（如NRZ）就能實現較高數據率的傳輸
，這些特點均為高能效數據傳輸提供了有利條件。

二、反射（reflection）

得益於D2D信道電學特性的變化趨勢（較高的阻抗，較小的等效電感和電容），相比傳統信號，D2D信道的反射特性得到了較大程度的優化



，尤其是在先進封裝下，信道對反射敏感的頻率範圍進一步推高，這一特點為D2D接口的端接方案提供了更大的空間。在D2Dxindaotiaojianxia，fasheduandeyuanzukanghejieshouduandeduanjiezukangkeyibuyaoqiuwanquanpipei，shejirenyuankeyixuanqugengxiaodeyuanzukanghegengdadeduanjiezukangyihuoqugengdadexinhaobaifuhegengxiaodegonghao。zaihulianfeichangduandejiduanqingkuangxia，shejirenyuanshenzhikeyixuanzesheqiduanjiedianzu。

三、串擾（crosstalk）

串擾是D2D信道設計所麵臨的主要問題。由於D2D接口通常具有龐大的引腳數量
，因此布線麵積會非常受限

，這將導致一些傳統的結論在D2D互hu聯lian場chang景jing下xia不bu再zai適shi用yong。通tong常chang而er言yan，設she計ji人ren員yuan克ke服fu串chuan擾rao的de常chang用yong方fang法fa包bao括kuo采cai用yong差cha分fen信xin號hao線xian以yi及ji引yin入ru屏ping蔽bi線xian等deng
，而er研yan究jiu表biao明ming，在zai麵mian積ji受shou限xian的de情qing況kuang下xia，單dan端duan非fei屏ping蔽bi方fang案an相xiang比bi差cha分fen屏ping蔽bi線xian方fang案an具ju有you更geng好hao的de串chuan擾rao特te性xing，這zhe是shiD2D信道顯著區別於傳統信道的一個重要特點。鑒於此，D2D信道的串擾特性更多地需要從返回路徑上進行優化，比如采用帶狀線而非微帶線結構，采用更薄的介質層，更完整的參考平麵等。

D2D接口的技術指標

對D2D接口的技術指標的考察揭示了D2D高速接口的技術趨勢。我們整理了國內外多個較為常見的D2D接口協議的技術指標

，從中可以看到D2D高速接口的一些共性技術要求。基本的技術指標如封裝形式（凸點節距）、信道長度
、數據位寬
、最高速率等本質上相當於設計參數，也可以認為是D2D接口的功能指標。

我們看到，多數D2D接口協議均支持標準封裝和先進封裝
，少數協議僅支持先進封裝。在標準封裝下
，典型的信道長度通常在50mm以下
，數據位寬多為16線
；而在先進封裝下
，信道長度僅為數個mm，而數據位寬通常會比標準封裝大很多，典型值在32~64線之間。通常來說，D2D接口的最高數據率對標準封裝和先進封裝而言沒有明顯區分，一般在16~32Gbps之間。

真正考驗D2D接口設計能力的是以下兩個性能指標：時延（latency）和能效（power efficiency）。D2D接口的時延指標通常在幾個ns，該指標決定數據傳輸的實際吞吐率，是直接影響係統性能的重要因素。D2D接口的能效指標一般在1pJ/b以下，先進封裝下的這一數值還會進一步降低。由於D2D接口傳輸的數據率非常龐大，其功耗十分可觀

，甚至在整個係統功耗中也往往占據了相當大的一部分，因此能效對於D2D接口而言同樣是一個至關重要的指標。

出於對係統性能的考量（換言之對D2D接口時延和能效性能的考量），我們將進一步審視D2Djiekoushejicanshudexuanqu。shouxian
，weiquebaoxitongsuoxuyaodedaikuan，womentongchangrenweigenggaodeshujulvshigenghaodexuanze，danshigenggaodeshujulvtongchangyiweizhegengdidenengxiao
，shenzhizaitedingqingkuangxiahaihuidaozhigengdadeshiyan。yinci
，zaimouxieqingkuangxia
，shidangjiangdishujulv
，tongshipeihegengdadeshujuweikuankenengshiyigegenghaodefangan。dangran
，gengdadeshujuweikuanxuyaozhanjugengdadexinpianmianji，cishishejizhekenengxuyaokaolvcaiyonggengxiaodetudianjieju，shenzhicaiyongxianjinfengzhuangdenggengweifuzadefanganlaisuoxiaojiekoudianludemianji。congshangshufenxizhongkeyikandao
，D2D接口電路的設計參數選取本質上仍是性能與成本的折中，如何實現有限成本（芯片麵積，研發周期等）下的時延
、能效最優化是D2D接口設計者始終思考的問題。

在上述考量下，總結來說，對於標準封裝的D2D接口，較優的設計選擇是采用最大的數據率和較小的數據位寬來實現帶寬和麵積的平衡
；而對於先進封裝的D2D接口，較優的設計選擇是采用適中的數據率和較大的數據位寬

，從而在確保帶寬需求的情況下爭取更好的能效性能。

上述分析雖然針對D2D標準封裝和先進封裝
，對更為先進的3D封裝也同樣適用。在近期即將發布的UCIe 2.0中，協議定義了UCIe 3D接口的設計指標。在該指標中

，接口的數據率進一步降低到4Gbps
，以接近係統中邏輯電路的工作頻率
，從而實現極致的時延和能效性能；同時，協議通過指定較大的位寬和極小的節距以確保該接口的數據帶寬和帶寬密度。

D2D接口的設計思考

D2D接口的設計是一項係統而又細致的工作，其中最為困難從而也是最有價值的部分正是那些可以提升D2D接口性能的設計方法。如上所述，時延和能效是D2D接口最為重要的性能指標
，下麵我們就從這兩個方麵淺談D2D接口設計的一些思考。

一
、時延

以設計方法和流程而言，D2D接口電路通常都可以分為數字電路和模擬電路兩部分。在D2D接口設計中，這兩部分通常由不同的設計者來承擔。自然地
，設計者通常會從這兩個部分去分別優化D2D接口的時延。比如
，在數字電路設計中，嚐試采用更高的工作頻率和更精簡的流水線結構等；同樣
，在模擬電路設計中也可以通過采用合理的串並轉換電路結構來縮小時延。

然(ran)而(er)

，一(yi)個(ge)可(ke)能(neng)對(dui)時(shi)延(yan)影(ying)響(xiang)更(geng)為(wei)顯(xian)著(zhu)卻(que)往(wang)往(wang)容(rong)易(yi)被(bei)忽(hu)視(shi)的(de)環(huan)節(jie)是(shi)模(mo)擬(ni)電(dian)路(lu)和(he)數(shu)字(zi)電(dian)路(lu)的(de)接(jie)口(kou)部(bu)分(fen)。這(zhe)是(shi)因(yin)為(wei)數(shu)字(zi)電(dian)路(lu)和(he)模(mo)擬(ni)電(dian)路(lu)往(wang)往(wang)處(chu)在(zai)不(bu)同(tong)的(de)時(shi)鍾(zhong)域(yu)中(zhong)，而(er)數(shu)據(ju)的(de)跨(kua)時(shi)鍾(zhong)域(yu)傳(chuan)輸(shu)需(xu)要(yao)經(jing)過(guo)同(tong)步(bu)。通(tong)常(chang)來(lai)說(shuo)

，設(she)計(ji)人(ren)員(yuan)一(yi)般(ban)會(hui)采(cai)用(yong)FIFO來對數據進行跨時鍾域同步，這一過程將會帶來數個時鍾周期的時延。這一開銷在大多數場景下無足輕重，但是對於D2D接口而言卻可能是無法承受的。因此，如何處理數模接口上的數據同步問題是優化D2D接口延時的重要課題。

優化數模接口上的時延的中心思想是在完成數據同步的基礎上縮小甚至取消FIFO所帶來的時延開銷。對此，我們提供了兩種可行的方案：邊沿調整技術和FIFO重(zhong)置(zhi)技(ji)術(shu)。邊(bian)沿(yan)調(tiao)整(zheng)技(ji)術(shu)將(jiang)數(shu)據(ju)的(de)跨(kua)時(shi)鍾(zhong)域(yu)操(cao)作(zuo)視(shi)為(wei)一(yi)次(ci)數(shu)據(ju)采(cai)樣(yang)，其(qi)核(he)心(xin)思(si)想(xiang)是(shi)通(tong)過(guo)調(tiao)整(zheng)算(suan)法(fa)搜(sou)索(suo)到(dao)最(zui)優(you)的(de)采(cai)樣(yang)窗(chuang)口(kou)對(dui)數(shu)據(ju)進(jin)行(xing)采(cai)樣(yang)
，從(cong)而(er)完(wan)成(cheng)跨(kua)時(shi)鍾(zhong)域(yu)操(cao)作(zuo)，該(gai)方(fang)案(an)可(ke)以(yi)將(jiang)時(shi)延(yan)開(kai)銷(xiao)由(you)數(shu)個(ge)時(shi)鍾(zhong)周(zhou)期(qi)減(jian)小(xiao)到(dao)半(ban)個(ge)時(shi)鍾(zhong)周(zhou)期(qi)。FIFO重置技術是將FIFO從數模接口轉移到模擬電路內部的串行時鍾域上，假設模擬電路中的串並轉換比為N，該方法可以將時延開銷減小到原始方案的N分之一。

二、能效

能效優化所涉及內容則更為廣泛，大到整個D2D接(jie)口(kou)架(jia)構(gou)的(de)選(xuan)取(qu)
，小(xiao)到(dao)某(mou)個(ge)具(ju)體(ti)電(dian)路(lu)的(de)實(shi)現(xian)
，都(dou)可(ke)能(neng)與(yu)最(zui)終(zhong)的(de)能(neng)效(xiao)特(te)性(xing)有(you)密(mi)不(bu)可(ke)分(fen)的(de)聯(lian)係(xi)。這(zhe)裏(li)我(wo)們(men)將(jiang)選(xuan)取(qu)兩(liang)個(ge)典(dian)型(xing)的(de)例(li)子(zi)來(lai)討(tao)論(lun)基(ji)於(yu)能(neng)效(xiao)優(you)化(hua)的(de)一(yi)些(xie)設(she)計(ji)實(shi)現(xian)方(fang)法(fa)。

D2D接口的時鍾方案是D2D接口架構設計的一個重要內容。通常對於16~32Gbps數據率的接口設計而言，半速率架構是一個較為常用的選擇
，因其結構簡明且性能魯棒。但是對於D2D接口
，尤其是工作在較高數據率的D2D接口
，半速率架構對於能效性能而言可能不是一個最優方案。因為D2D接口的數據位寬通常較大，這意味著D2D接(jie)口(kou)的(de)片(pian)上(shang)時(shi)鍾(zhong)分(fen)布(bu)網(wang)絡(luo)較(jiao)傳(chuan)統(tong)的(de)高(gao)速(su)接(jie)口(kou)電(dian)路(lu)遠(yuan)為(wei)龐(pang)大(da)，較(jiao)高(gao)的(de)時(shi)鍾(zhong)頻(pin)率(lv)帶(dai)來(lai)的(de)時(shi)鍾(zhong)分(fen)布(bu)網(wang)絡(luo)的(de)功(gong)耗(hao)開(kai)銷(xiao)將(jiang)變(bian)得(de)十(shi)分(fen)可(ke)觀(guan)。因(yin)此(ci)，對(dui)於(yu)工(gong)作(zuo)在(zai)較(jiao)高(gao)數(shu)據(ju)率(lv)的(de)D2D接口來說，采用四分之一時鍾速率架構或是一個對能效性能更加友好的方案。

從具體的電路設計角度
，去偏斜（de-skew）電路是D2D接口中一個非常重要的模塊
，同時也是與整個接口的能效特性關係非常緊密的模塊。去偏斜電路的作用是調節D2D接jie口kou中zhong每mei個ge通tong道dao的de時shi延yan，從cong而er將jiang所suo有you通tong道dao輸shu出chu信xin號hao的de時shi間jian偏pian差cha限xian製zhi在zai極ji小xiao的de範fan圍wei內nei。對dui於yu去qu偏pian斜xie電dian路lu的de設she計ji，延yan時shi鏈lian結jie構gou是shi一yi個ge常chang用yong的de選xuan擇ze。但dan是shi當dang該gai模mo塊kuai需xu要yao覆fu蓋gai較jiao大da的de偏pian斜xie時shi，延yan時shi鏈lian結jie構gou需xu要yao引yin入ru較jiao大da的de延yan時shi，這zhe同tong時shi也ye會hui帶dai來lai較jiao大da的de功gong耗hao。因yin此ci
，出chu於yu能neng效xiao的de考kao量liang，基ji於yu相xiang位wei內nei插cha器qi（PI）的電路結構可能是更適合D2D接口的電路實現方案。

D2D接口的設計流程革新

D2D接口作為一種新興的高速接口，表現出很多不同於傳統高速接口的技術特點
，而這些新的特點也對傳統的IC設計流程提出了挑戰。由上麵討論可以看到，D2D接口是少數對數字電路

、模擬電路和封裝都有極高設計要求的係統，而D2D接口設計對設計方法和流程的挑戰則主要集中在數字電路與模擬電路

、芯片與封裝的界麵銜接上。

對(dui)於(yu)數(shu)字(zi)電(dian)路(lu)和(he)模(mo)擬(ni)電(dian)路(lu)界(jie)麵(mian)，傳(chuan)統(tong)的(de)設(she)計(ji)方(fang)法(fa)在(zai)設(she)計(ji)流(liu)程(cheng)上(shang)通(tong)常(chang)隻(zhi)對(dui)數(shu)字(zi)電(dian)路(lu)進(jin)行(xing)時(shi)序(xu)約(yue)束(shu)和(he)分(fen)析(xi)，在(zai)模(mo)擬(ni)電(dian)路(lu)側(ce)，一(yi)般(ban)僅(jin)通(tong)過(guo)仿(fang)真(zhen)確(que)保(bao)數(shu)模(mo)接(jie)口(kou)界(jie)麵(mian)的(de)時(shi)序(xu)。對(dui)傳(chuan)統(tong)的(de)高(gao)速(su)接(jie)口(kou)而(er)言(yan)
，這(zhe)樣(yang)的(de)流(liu)程(cheng)通(tong)常(chang)就(jiu)可(ke)以(yi)滿(man)足(zu)設(she)計(ji)需(xu)求(qiu)，而(er)對(dui)於(yu)D2D高(gao)速(su)接(jie)口(kou)
，由(you)於(yu)其(qi)大(da)帶(dai)寬(kuan)和(he)低(di)延(yan)時(shi)特(te)性(xing)，其(qi)數(shu)模(mo)接(jie)口(kou)工(gong)作(zuo)在(zai)更(geng)高(gao)的(de)頻(pin)率(lv)，傳(chuan)統(tong)的(de)設(she)計(ji)流(liu)程(cheng)已(yi)然(ran)難(nan)以(yi)滿(man)足(zu)數(shu)模(mo)接(jie)口(kou)界(jie)麵(mian)的(de)時(shi)序(xu)要(yao)求(qiu)。因(yin)此(ci)，在(zai)D2D接口設計的過程中，設計人員還需要在模擬電路側應用時序約束和分析流程
，包括刻畫模擬電路邊界處器件的時序特性、對其編寫約束條件，並整合到數字電路的時序分析流程中進行統一的時序優化和收斂。

對dui於yu芯xin片pian和he封feng裝zhuang的de界jie麵mian的de處chu理li則ze主zhu要yao集ji中zhong在zai信xin道dao建jian模mo問wen題ti上shang。在zai傳chuan統tong的de高gao速su接jie口kou電dian路lu設she計ji流liu程cheng中zhong
，封feng裝zhuang設she計ji人ren員yuan通tong常chang對dui信xin道dao進jin行xing單dan獨du建jian模mo，通tong過guo電dian磁ci場chang仿fang真zhen，提ti取qu信xin道dao的de仿fang真zhen模mo型xing（如S參數模型），並提供給電路設計者進行仿真驗證。在D2D接口設計中，尤其是先進封裝甚至是3D封裝下的D2D接口，較傳統的高速接口有兩個顯著的區別：yishiduankoushuliangxianzhuzengjia，ershixindaotiaojiangengjiaguize，geduankouwangwangmianduijiaoweijiandanqieyizhidexindaotiaojian。zaidiyigebianhuaxia，chuantongdeshejiliuchengjiangxiaohaodaliangdeshejiziyuan，shishejigongzuobiandedixiao
；而第二個變化則為信道的統一建模提供了機會。在先進封裝尤其是3D封(feng)裝(zhuang)下(xia)，對(dui)信(xin)道(dao)建(jian)立(li)集(ji)總(zong)器(qi)件(jian)的(de)簡(jian)單(dan)模(mo)型(xing)，並(bing)轉(zhuan)化(hua)為(wei)線(xian)延(yan)時(shi)融(rong)合(he)到(dao)電(dian)路(lu)時(shi)序(xu)分(fen)析(xi)的(de)流(liu)程(cheng)中(zhong)實(shi)現(xian)全(quan)鏈(lian)路(lu)的(de)時(shi)序(xu)優(you)化(hua)將(jiang)成(cheng)為(wei)一(yi)種(zhong)高(gao)效(xiao)的(de)主(zhu)流(liu)設(she)計(ji)方(fang)法(fa)。

關於奇異摩爾

AI網絡全棧式互聯架構產品及解決方案提供商 

，成立於 2021 年初
，奇異摩爾以互聯為中心，依托Chiplet和高性能RDMA技術, 構建統一互聯架構 Kiwi Fabric，為超大規模AI計算平台提供高性能互聯解決方案。

我們的核心產品涵蓋，麵向北向Scale out網絡的AI原生智能網卡，麵向南向Scale up網絡的片間加速芯粒RDMA G2G，麵向高性能芯片算力擴展的Chiplet互聯芯粒2.5D/3D IO Die，及UCIe Die2Die IP等全鏈路解決方案。我們的核心團隊均來自全球半導體行業巨頭
，如NXP, Intel, Broadcom, Alchip, AMD, NCAP等
，具有豐富的AI互聯產品研發和管理經驗。團隊具有50+高性能網絡及Chiplet量產項目經驗。

（作者： 奇異摩爾  王 彧 博士）

奇異摩爾以創新為核心驅動、以技術探索新場景、以生態構建新的半導體格局、為高性能AI計算奠定穩固的基石。

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