【導讀】晶jing體ti管guan微wei縮suo成cheng本ben的de不bu斷duan提ti升sheng，促cu使shi行xing業ye尋xun找zhao創chuang新xin方fang法fa

，更geng新xin迭die代dai提ti升sheng芯xin片pian和he係xi統tong的de性xing能neng。正zheng因yin此ci，異yi構gou集ji成cheng已yi成cheng為wei封feng裝zhuang技ji術shu最zui新xin的de轉zhuan折zhe點dian。

異構集成(HI)已成為封裝技術最新的轉折點

• 對係統級封裝(SiP)的需求將基板設計推向更小的特征（類似於扇出型麵板級封裝FO-PLP） 
• 需求趨同使得麵板級製程係統的研發成本得以共享

晶jing體ti管guan微wei縮suo成cheng本ben的de不bu斷duan提ti升sheng，促cu使shi行xing業ye尋xun找zhao創chuang新xin方fang法fa，更geng新xin迭die代dai提ti升sheng芯xin片pian和he係xi統tong的de性xing能neng。正zheng因yin此ci，異yi構gou集ji成cheng已yi成cheng為wei封feng裝zhuang技ji術shu最zui新xin的de轉zhuan折zhe點dian。

異構集成將單獨製造的部件集成一個更高級別的組合，該組合總體上具有更強的功能、更好的操作特性，以及更低的成本。這種更高級別的組合稱為係統級封裝 (SiP)。異構集成最初是在高性能計算設備上進行
，這些設備通常被用於機器學習和人工智能應用。

係統級封裝設計

提(ti)高(gao)性(xing)能(neng)指(zhi)的(de)是(shi)將(jiang)邏(luo)輯(ji)和(he)存(cun)儲(chu)器(qi)更(geng)緊(jin)密(mi)地(di)結(jie)合(he)在(zai)一(yi)起(qi)，達(da)到(dao)比(bi)嵌(qian)於(yu)主(zhu)機(ji)板(ban)上(shang)的(de)單(dan)個(ge)芯(xin)片(pian)能(neng)實(shi)現(xian)的(de)更(geng)高(gao)的(de)帶(dai)寬(kuan)連(lian)接(jie)。為(wei)了(le)提(ti)高(gao)速(su)度(du)和(he)帶(dai)寬(kuan)
，行(xing)業(ye)正(zheng)在(zai)探(tan)索(suo)係(xi)統(tong)級(ji)封(feng)裝(zhuang) (SiP) 設計。

• 係統級封裝是將兩個或更多的集成電路封裝在一起，係統芯片 (SoC) 則是將這些芯片的功能集成在單個晶片上。
• 係統級封裝設計持續發展，以盡可能緊密地包含更多功能。
• 當今一些最先進的設備中，單個封裝就含有幾十個芯片
，晶體管數量超過一萬億。

該(gai)圖(tu)表(biao)顯(xian)示(shi)了(le)係(xi)統(tong)級(ji)封(feng)裝(zhuang)設(she)計(ji)的(de)選(xuan)項(xiang)。圖(tu)表(biao)顯(xian)示(shi)

，為(wei)了(le)滿(man)足(zu)對(dui)異(yi)構(gou)集(ji)成(cheng)的(de)需(xu)求(qiu)，需(xu)要(yao)新(xin)的(de)類(lei)似(si)於(yu)係(xi)統(tong)級(ji)封(feng)裝(zhuang)的(de)封(feng)裝(zhuang)技(ji)術(shu)出(chu)現(xian)，以(yi)實(shi)現(xian)高(gao)效(xiao)的(de)性(xing)能(neng)並(bing)加(jia)快(kuai)上(shang)市(shi)時(shi)間(jian)。

weilejiangluojihecunchuqigengjinmidijiehezaiyiqi，bandaotixingyezhengzaijiangxitongjifengzhuangshejizhuanyidaojichengdianlujiban。yubiaozhunyinzhidianlubanxiangbi，tanengshixiangengxiaodetezheng、更緊密的間距和更高的輸入/輸出(I/O)量。這些因素導致基板上的設計規則與扇出型晶圓級封裝 (FO-WLP) 和扇出型麵板級封裝 (FO-PLP) 的設計規則更加相像。 

• 扇出型是一種新興技術
，可以使芯片被附著在更大尺寸的圓形、正方形或矩形基板上。使用大尺寸的基板可以使每個區域容納更多的芯片，從而降低單位成本。

• FO-PLP在300/330mm的圓形尺寸上進行封裝，相比FOWLP更具成本優勢。

但是
，小批量研發FO-PLP技術的成本不斷增加卻是一個巨大的障礙。

研發挑戰

FO-PLP 市場的主要驅動力是成本（而非性能）。這個市場麵臨的挑戰是需要在更大的尺寸（從 300 mm 圓形晶圓到 600 x 600 mm 正方形麵板）上滿足晶圓級規格和產量。  

這些麵板的市場很小

，導致整個供應鏈沒有足夠高水平的研發投資來解決處理大型麵板相關的關鍵問題。

• 由於投資不足，FO-PLP的產量水平較低，不足以獲得轉移到更大基板尺寸的經濟效益。 

結果是，大多數扇出型業務都停留在晶圓上。

技術融合

類似的麵板 (510 x 515 mm) 被用於基板市場
，這一市場預計在未來四年都會麵臨數量上的顯著增加，尤其是在最具技術挑戰性的領域。

由於基板和 FO-PLP 要求（例如特征尺寸和均勻性）的技術融合迫在眉睫
，我們很可能可以使用相同或相似的平台來應對這兩個市場。融合可以實現更強大的設備供應商基礎。

通tong過guo將jiang麵mian板ban標biao準zhun化hua為wei幾ji種zhong尺chi寸cun並bing采cai用yong現xian有you的de接jie口kou和he設she備bei標biao準zhun
，我wo們men可ke以yi增zeng加jia通tong用yong係xi統tong平ping台tai的de數shu量liang。標biao準zhun化hua將jiang有you助zhu於yu降jiang低di麵mian板ban級ji製zhi程cheng係xi統tong的de研yan發fa成cheng本ben。

• 產量增加將有助於將成本分攤在新的設備上。這可以加大規模
，實現一個強勁的麵板製程設備市場。 

隨著麵板產量接近晶圓級封裝的水平，預計將有更多的應用從晶圓轉移到麵板，以利用預期的成本優勢。

• Micro-LED 或“封裝天線”解決方案等相鄰市場也有望推動麵板產量的提升。更高的產量將更有可能實現成本的降低，從而有助於提高麵板級解決方案的競爭力。

SEMSYSCO 提供濕法製程設備（例如圖中的 CUPID），它能處理大至600 x 600 mm的基板

多米諾骨牌效應

隨著產量提升
，相信將會產生多米諾骨牌效應

，成本降低將推動產量提升和研發投資增加。這些投資將有助於推動更有效的自動化、更多的機器學習和智能、更高的可靠性和更少的缺陷。所有這些都將導致成本降低，從而繼續推動麵板業務量的增加。 

泛林集團一直致力於推動半導體行業的創新。通過此前對 SEMSYSCO的收購我們正在投資麵板級製程市場，並處於創新的前沿。  

（來源：泛林集團作者：泛林集團Sabre 3D產品線資深總監 John Ostrowski）

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