【導讀】在用於汽車 SoC denamijishuzhong，guishangdedaduoshuquexiandoushiyouyushixuwentizaochengde。yinci，qicheshejizhongdequansufugaiyaoqiufeichangyange。weilemanzuzhexieyaoqiu，gongchengshimenfuchulehenduonulilaihuodegenggaodeshisufugailv。zhuyaotiaozhanshiyijinkenengdidechengbenyigaochanlianghuodesuoxuzhiliangdegui。zaibenwenzhong
，womentaolunleyushishiceshizhongdeguoduceshiheceshibuzuxiangguandewenti，zhexiewentikenenghuidaozhilianglvwenti。womenjiangtigongyixieyouzhuyukefuzhexiewentidejianyi。

在用於汽車 SoC denamijishuzhong
，guishangdedaduoshuquexiandoushiyouyushixuwentizaochengde。yinci
，qicheshejizhongdequansufugaiyaoqiufeichangyange。weilemanzuzhexieyaoqiu，gongchengshimenfuchulehenduonulilaihuodegenggaodeshisufugailv。zhuyaotiaozhanshiyijinkenengdidechengbenyigaochanlianghuodesuoxuzhiliangdegui。zaibenwenzhong，womentaolunleyushishiceshizhongdeguoduceshiheceshibuzuxiangguandewenti，zhexiewentikenenghuidaozhilianglvwenti。womenjiangtigongyixieyouzhuyukefuzhexiewentidejianyi。

全quan速su測ce試shi的de主zhu要yao目mu的de是shi檢jian測ce矽gui在zai其qi工gong作zuo頻pin率lv下xia可ke能neng發fa生sheng的de任ren何he時shi序xu故gu障zhang。要yao測ce試shi的de重zhong要yao部bu分fen是shi生sheng成cheng可ke控kong時shi鍾zhong脈mai衝chong的de邏luo輯ji，該gai時shi鍾zhong脈mai衝chong的de頻pin率lv與yu功gong能neng操cao作zuo所suo需xu的de頻pin率lv相xiang同tong。提ti供gong受shou控kong時shi鍾zhong脈mai衝chong的de方fang法fa是shi通tong過guo輸shu入ru焊han盤pan從cong測ce試shi器qi (ATE) 提供
，因為這將降低複雜性並限度地減少需要在設計中構建的額外測試邏輯。

然而，這種方案會有頻率限製
，因為焊盤通常不能支持非常高頻率的時鍾。因此，片上鎖相環 (PLL) 和振蕩器用於提供時鍾脈衝。然而
，不能直接使用這些的自由運行時鍾
，因為首先我們必須以低頻（移位頻率）tongguosaomiaolianyiweishiliang，yigongnengpinlvbuhuo，ranhouyiyiweipinlvqingchushuju。womenxuyaokekongmaichong，tongshiyigongnengpinlvbuhuo，zhekeyitongguoshiyongzhanboluojilaishixian。tu 1顯示了具有全速時鍾的典型時鍾架構。

圖 1： 具有全速時鍾的典型時鍾架構

對於任何 SoC，STA（靜態時序分析）簽qian核he對dui於yu驗yan證zheng時shi序xu性xing能neng是shi不bu可ke或huo缺que的de。時shi序xu簽qian核he確que保bao矽gui將jiang以yi所suo需xu的de功gong能neng頻pin率lv運yun行xing。同tong樣yang的de邏luo輯ji也ye適shi用yong於yu全quan速su測ce試shi。必bi須xu對dui全quan速su模mo式shi和he功gong能neng模mo式shi一yi起qi完wan成cheng STA qianhe
，yinweishizhonglujingzaiquansumoshixiakenengbutong
，bingqietianjiadeceshikongzhiluojiyexuyaodingshi。zaizhengchanggongnengmoshixiabuxuyaozhanboluoji
，yinciwomenhaixuyaomanzuzhanboluojideshixuyaoqiu。

理li想xiang情qing況kuang下xia，如ru果guo時shi鍾zhong的de變bian化hua是shi在zai公gong共gong路lu徑jing中zhong完wan成cheng的de
，那na麼me在zai全quan速su模mo式shi下xia關guan閉bi時shi序xu應ying該gai不bu是shi問wen題ti
，例li如ru在zai時shi鍾zhong路lu徑jing的de開kai始shi處chu，以yi便bian啟qi動dong和he捕bu獲huo觸chu發fa器qi的de變bian化hua是shi共gong同tong的de，因yin此ci不bu會hui影ying響xiang設she計ji的de設she置zhi和he保bao持chi時shi序xu。測ce試shi控kong製zhi邏luo輯ji一yi般ban工gong作zuo在zai低di頻pin或huo靜jing態tai，因yin此ci不bu難nan滿man足zu時shi序xu要yao求qiu。

典型的 SoC 時鍾方案 

然而，現代 Soc 設計並不那麼簡單。高性能和低泄漏要求導致設計在單個 SoC 中具有各種時鍾源
，例如 PLL
、振蕩器、時鍾分頻器等。根據架構
，可能有許多 IO 接口在外部時鍾上運行幾個 MHz，例如 SPI
、JTAG、I2C 等。因此
，SoC 的不同部分可以以不同的頻率運行。

這就是事情變得複雜的地方。前麵討論的用於全速時鍾的時鍾解決方案（斬波邏輯）duiyuyibutongpinlvyunxingdefuzaxinpianlaishuoshibugoude。zaiquansuceshizhong，zhexiefuzaxinghuiyinfachengweiceshibuzuheceshiguodudewenti，congerdaozhixuyaojinxingceshi。

與功能模式下的運行頻率相比，在全速模式下以更高的頻率測試邏輯時會發生過度測試。參考圖 2

，如果在全速模式下向看門狗和 RTC 等任何低頻模塊提供 pll_clock
，就(jiu)會(hui)發(fa)生(sheng)過(guo)度(du)測(ce)試(shi)。采(cai)用(yong)這(zhe)種(zhong)方(fang)法(fa)的(de)一(yi)個(ge)關(guan)鍵(jian)原(yuan)因(yin)是(shi)測(ce)試(shi)時(shi)鍾(zhong)路(lu)徑(jing)的(de)簡(jian)單(dan)性(xing)，因(yin)為(wei)這(zhe)種(zhong)方(fang)法(fa)隻(zhi)需(xu)要(yao)對(dui)功(gong)能(neng)邏(luo)輯(ji)進(jin)行(xing)的(de)更(geng)改(gai)。在(zai)我(wo)們(men)的(de)示(shi)例(li)中(zhong)，我(wo)們(men)隻(zhi)需(xu)要(yao)通(tong)過(guo)掃(sao)描(miao)時(shi)鍾(zhong)繞(rao)過(guo)所(suo)有(you)分(fen)頻(pin)時(shi)鍾(zhong)/RC osc 時鍾/外部時鍾，而掃描時鍾又將由 pll 時鍾控製。

圖 2： 存儲器和閃存在分頻 PLL 時鍾上運行，而平台在實際 pll_clock 下工作。內部 RC 振蕩器為 RTC（實時計數器）和看門狗定時器等塊提供時鍾，這些塊需要非常慢的時鍾頻率。像顯示大師這樣的積木既有IPS接口又有攝像頭接口。IPS 接口通常以係統頻率工作
，而攝像頭邏輯以外部提供的較慢頻率時鍾工作。SPI 和 JTAG 等 IO 接口在幾 MHz 下工作。因此，SOC 的整體配置需要多個模塊在多個頻率下工作。

當dang在zai全quan速su模mo式shi下xia以yi低di於yu預yu期qi操cao作zuo頻pin率lv的de頻pin率lv測ce試shi任ren何he邏luo輯ji時shi，就jiu會hui發fa生sheng測ce試shi不bu足zu。這zhe種zhong情qing況kuang通tong常chang存cun在zai於yu無wu法fa提ti供gong與yu功gong能neng模mo式shi相xiang同tong頻pin率lv的de測ce試shi時shi鍾zhong時shi，但dan同tong時shi由you於yu較jiao大da的de數shu據ju路lu徑jing延yan遲chi或huo技ji術shu限xian製zhi而er無wu法fa以yi高gao頻pin率lv關guan閉bi設she計ji。在zai這zhe種zhong情qing況kuang下xia
，我wo們men被bei迫po提ti供gong較jiao低di頻pin率lv的de時shi鍾zhong。

因此

，有必要以與功能頻率完全相同的頻率測試矽的缺陷。任何偏差都會導致過度測試或測試不足的問題：

• danggongnengluojizhizaiyijiaodidepinlvgongzuoshi，guanbijiaogaopinlvdeshejiyijinxingquansuceshijiangyingxiangzhengtishejidemianjihegonglv。zaishixuguanjianshejideqingkuangxia
，shishiceshigongjujiangshiyonggaoqudongqiangdudanyuan
，shenzhikenengxuyaodi Vt 單元來滿足這些頻率目標。

• 即(ji)使(shi)設(she)計(ji)的(de)時(shi)序(xu)以(yi)更(geng)高(gao)的(de)頻(pin)率(lv)收(shou)斂(lian)

，以(yi)功(gong)耗(hao)和(he)麵(mian)積(ji)為(wei)代(dai)價(jia)，我(wo)們(men)在(zai)良(liang)率(lv)計(ji)算(suan)中(zhong)也(ye)可(ke)能(neng)會(hui)不(bu)必(bi)要(yao)地(di)悲(bei)觀(guan)。在(zai)全(quan)速(su)測(ce)試(shi)期(qi)間(jian)可(ke)能(neng)會(hui)出(chu)現(xian)不(bu)切(qie)實(shi)際(ji)的(de)良(liang)率(lv)下(xia)降(jiang)。例(li)如(ru)，在(zai)具(ju)有(you)兩(liang)個(ge)時(shi)鍾(zhong)域(yu)（domain1 @ 120MHz 和 domain2 @ 80MHz）的設計中，我們將整個設計的時序關閉在 120MHz 平坦處以簡化全速模式下的時鍾架構。這兩個域的所有 ATPG 模式生成都將在 120MHz 時發生。由於工藝可變性，在矽上
，domain1 在 120MHz 下工作正常，但 domain2 僅在 110MHz 下xia工gong作zuo
，因yin此ci所suo有you管guan芯xin都dou將jiang被bei視shi為wei有you缺que陷xian的de部bu件jian。盡jin管guan該gai芯xin片pian足zu以yi滿man足zu功gong能neng要yao求qiu
，但dan基ji於yu全quan速su模mo式shi故gu障zhang，我wo們men會hui將jiang芯xin片pian宣xuan布bu為wei故gu障zhang芯xin片pian，這zhe會hui降jiang低di我wo們men的de產chan量liang。

• 在(zai)測(ce)試(shi)不(bu)足(zu)的(de)情(qing)況(kuang)下(xia)
，全(quan)速(su)模(mo)式(shi)不(bu)能(neng)保(bao)證(zheng)芯(xin)片(pian)實(shi)際(ji)工(gong)作(zuo)在(zai)預(yu)期(qi)頻(pin)率(lv)。由(you)於(yu)壞(huai)芯(xin)片(pian)可(ke)以(yi)通(tong)過(guo)全(quan)速(su)測(ce)試(shi)，所(suo)以(yi)原(yuan)先(xian)的(de)全(quan)速(su)測(ce)試(shi)過(guo)濾(lv)掉(diao)壞(huai)芯(xin)片(pian)的(de)目(mu)的(de)就(jiu)落(luo)空(kong)了(le)。在(zai)這(zhe)種(zhong)情(qing)況(kuang)下(xia)，我(wo)們(men)在(zai)收(shou)益(yi)率(lv)計(ji)算(suan)中(zhong)會(hui)過(guo)於(yu)樂(le)觀(guan)。

了解了缺點後，我們將重點關注在任何 SoC 中存在過度測試和測試不足的原因：

時鍾架構的簡單性 

鑒於功能模式下的時鍾源如此之多，簡單的方法是在全速模式下提供少量可控測試時鍾。

圖 3： 簡單和簡單的測試時鍾解決方案是將 PLL 時鍾與外部時鍾複用，即使對於全速模式也是如此，這是一種過度測試的情況。

讓我們以 DSPI 模塊為例。該 IP 在 2 個時鍾上工作，一個 15 MHz 的外部時鍾和一個用於內部邏輯的 120MHz 功能 PLL 時鍾。如圖3所示
，簡單和簡單的測試時鍾解決方案是將 PLL 時鍾與外部時鍾複用

，即使對於全速模式也是如此
，這是一種過度測試的情況。

納米設計中的分頻器 

對於時鍾分頻器，原始源時鍾用於所有測試模式，並與分頻時鍾複用，如下圖 4所示。

圖 4： 原始源時鍾用於所有測試模式，並與分頻時鍾複用。

這是設計中的常見場景，我們有很多分頻器，但我們不能在全速測試中使用它們
，因為這些分頻器在測試期間不可控（相位確定）。因此，簡化全速測試的簡單方法是在測試模式下提供一個不分頻的時鍾，這會導致過度測試。

多周期路徑等時序異常 

在設計中，當信號傳播在功能操作期間需要多於單周期時鍾時，會使用多周期路徑、偽路徑
、分析等形式的各種時序異常。這些異常在at-中有效速度模式，因此也應以 SDC（標準設計約束文件）的形式適當地移植到全速模式。然而，當前的 ATPG 工具在理解其中一些約束方麵存在局限性
，尤其是多循環路徑。當通過 SDC 文件進行解析時
，它會忽略多周期路徑並且不會為此創建任何模式。例如
，如果我們有一個從一個寄存器到另一個寄存器的 2 的多周期，它將簡單地屏蔽任何檢查這兩個寄存器之間捕獲的模式。

所以這意味著所有多周期路徑都沒有在全速測試中進行測試，導致測試不足。另一方麵，如果這些異常未成為 SDC wenjiandeyibufen
，zeshixujianzhajiangzaidangeshizhongzhouqineifasheng

，erconggongnengshangjiang
，gailujingjiangzailianggeshizhongzhouqineigongzuo，zheshiguoduceshidedianxingqingkuang。zongdelaishuo，zheshiyigedawenti，yinweitongchangwomenzairenhefuzadeshejizhongdouhuiyudaohenduoduozhouqiyichang，ruguowomencaiyongchuantongfangfa，zhekenenghuidaozhiguoduceshihuoceshibuzu。

實時測試 

到目前為止
，我們已經看到過度測試和測試不足都是不可取的，因此我們需要一種方法來確保在不影響設計 QOR 的情況下實現實時測試的實際好處。這個想法是，由於實時測試，設計上不應有任何顯著的麵積/功率開銷，但同時我們應該確保在預期的功能頻率下檢查實時測試設計，而不是高於或低於該頻率。

這裏列出了一些指南/技術，以確保以正確的方式完成全速測試：

• 在 func 模(mo)式(shi)下(xia)識(shi)別(bie)設(she)計(ji)中(zhong)的(de)不(bu)同(tong)頻(pin)域(yu)。這(zhe)是(shi)重(zhong)要(yao)的(de)一(yi)步(bu)，因(yin)為(wei)您(nin)越(yue)早(zao)確(que)定(ding)頻(pin)域(yu)，就(jiu)越(yue)能(neng)了(le)解(jie)全(quan)速(su)測(ce)試(shi)要(yao)求(qiu)。對(dui)時(shi)鍾(zhong)架(jia)構(gou)的(de)全(quan)麵(mian)分(fen)析(xi)有(you)助(zhu)於(yu)定(ding)義(yi)的(de)全(quan)速(su)時(shi)鍾(zhong)。例(li)如(ru)，在(zai)開(kai)始(shi)一(yi)個(ge)項(xiang)目(mu)時(shi)

，通(tong)常(chang)不(bu)會(hui)過(guo)多(duo)強(qiang)調(tiao)外(wai)部(bu) IO 接口頻率目標，這會在以後影響為這些接口定義全速時鍾策略。

• 定ding義yi全quan速su模mo式shi時shi序xu約yue束shu以yi及ji功gong能neng模mo式shi約yue束shu生sheng成cheng。全quan速su模mo式shi下xia的de任ren何he時shi序xu關guan鍵jian路lu徑jing都dou可ke以yi在zai設she計ji周zhou期qi開kai始shi時shi解jie決jue。在zai早zao期qi階jie段duan進jin行xing更geng改gai總zong是shi比bi較jiao容rong易yi。

• 關鍵解決方案之一是識別測試不足和測試過度的情況
，因為很多時候這些問題會在終 STA 運yun行xing期qi間jian突tu然ran出chu現xian，甚shen至zhi在zai滿man足zu時shi序xu時shi甚shen至zhi不bu會hui被bei注zhu意yi到dao。使shi用yong某mou種zhong腳jiao本ben，可ke以yi比bi較jiao功gong能neng模mo式shi和he全quan速su模mo式shi下xia所suo有you寄ji存cun器qi的de頻pin率lv。將jiang寄ji存cun器qi分fen為wei三san類lei：在兩種模式下具有相同頻率的觸發器——可以使用；觸發器在全速模式下的頻率低於功能模式下的頻率——測試中的情況；觸發器在全速模式下的頻率高於功能模式下的頻率——過度測試的情況。

一旦確定了這些情況，就應該進行徹底的分析，並探索所有架構的可能性
，以提供與功能模式下頻率完全相同的時鍾。

為了解決時序異常，解決方案在於通過以較低頻率進行測試，將多周期路徑轉換為單周期路徑。這個概念很簡單。假設一個設計工作在 200MHz，並且有幾個 2 的多周期路徑。用 2 的多周期在 200MHz 時對這些路徑進行定時相當於在單個周期中以 100MHz 測試這些路徑。在全速測試中
，分兩次測試邏輯。在遍中，將提供 200MHz 的捕獲時鍾來測試所有單周期路徑，並將屏蔽所有多周期路徑。在第二遍中，將提供 100MHz 的捕獲時鍾以僅測試所有多周期路徑。相同的概念可以應用於更高的多周期。

分多次進行at-speed testing也會在很大程度上解決over-testing/under-testing的(de)問(wen)題(ti)。正(zheng)如(ru)我(wo)們(men)上(shang)麵(mian)所(suo)討(tao)論(lun)的(de)
，有(you)時(shi)不(bu)可(ke)能(neng)同(tong)時(shi)為(wei)所(suo)有(you)域(yu)提(ti)供(gong)的(de)頻(pin)率(lv)時(shi)鍾(zhong)
，但(dan)我(wo)們(men)可(ke)以(yi)通(tong)過(guo)在(zai)每(mei)次(ci)傳(chuan)遞(di)中(zhong)以(yi)多(duo)個(ge)頻(pin)率(lv)配(pei)置(zhi)捕(bu)獲(huo)時(shi)鍾(zhong)來(lai)做(zuo)到(dao)這(zhe)一(yi)點(dian)。通(tong)常(chang)
，在(zai)我(wo)們(men)將(jiang) pll 用作係統時鍾的設計中

，我們可以靈活地將 pll 配置為某些離散頻率。

可ke以yi使shi用yong相xiang同tong的de多duo次ci測ce試shi方fang法fa來lai解jie決jue與yu分fen頻pin器qi相xiang關guan的de過guo度du測ce試shi問wen題ti。不bu同tong之zhi處chu在zai於yu，在zai多duo周zhou期qi路lu徑jing的de情qing況kuang下xia，觸chu發fa器qi可ke以yi被bei屏ping蔽bi，但dan在zai分fen頻pin器qi的de情qing況kuang下xia，我wo們men需xu要yao分fen頻pin時shi鍾zhong的de可ke控kong性xing，以yi便bian時shi鍾zhong可ke以yi在zai掃sao描miao模mo式shi下xia被bei門men控kong。

圖 5： 當係統時鍾為 200Mhz 時，在通道 1 的全速測試期間，時鍾門控邏輯會將時鍾門控到在 100Mhz 下正常運行的域（通過除以 2 邏輯）。

如圖 5所示
，在係統時鍾為 200Mhz 的第 1 輪全速測試期間
，時鍾門控邏輯會將時鍾門控到在 100Mhz 下正常運行的域（通過除以 2 邏輯）。但在第 2 輪中，當係統時鍾設置為 100Mhz 時，時鍾門控單元的使能將被驅動為邏輯 1。這將確保邏輯現在以 100Mhz 的預期頻率進行測試。

使用上述指南，應該可以解決大多數與過度測試和測試不足相關的問題。但萬一被迫在測試不足和過度測試之間做出選擇
，決定取決於 SoC 的de應ying用yong。汽qi車che設she計ji中zhong
，人ren身shen安an全quan是shi首shou要yao考kao慮lv因yin素su，應ying該gai選xuan擇ze安an全quan的de過guo度du測ce試shi方fang法fa，而er在zai功gong耗hao大da的de設she計ji，例li如ru在zai網wang絡luo和he無wu線xian領ling域yu，需xu要yao進jin行xing測ce試shi。即ji使shi對dui於yu這zhe些xie情qing況kuang
，也ye應ying盡jin一yi切qie努nu力li確que保bao與yu所suo需xu頻pin率lv的de偏pian差cha盡jin可ke能neng小xiao。

讓我們舉一個具有多個頻率時鍾的設計示例，這將有助於理解這個概念：

假設一個設計在 240MHz 上工作，我們有一個 2
、3、4 等的多周期用於各種路徑。還有一些接口工作在 10MHz 和 60MHz 的外部時鍾上。為避免任何類型的過度測試或測試不足，請在全速模式下多次通過測試。在 240
、120、80、60MHz 下配置 PLL，並以實際功能速度測試所有邏輯。

• 第一遍：@240MHz - 所有單周期路徑（掩碼 100MHz 和 60MHz 接口，其餘 SDC 是標準的）
• 第二遍：@120MHz – 多周期 2 的路徑（從 SDC 中刪除多周期 2 異常）+ 100MHz 接口邏輯（過度測試化）
• 第三遍：@80MHz – 多周期為 3 的路徑（刪除 2 和 3 的所有多周期異常）
• 第四遍：@60MHz – 4條路徑+60mhz接口邏輯的多周期路徑（去除所有多周期異常）

結論 

隨著 SoC 的(de)功(gong)能(neng)變(bian)得(de)越(yue)來(lai)越(yue)複(fu)雜(za)以(yi)及(ji)技(ji)術(shu)向(xiang)更(geng)低(di)的(de)節(jie)點(dian)轉(zhuan)移(yi)
，良(liang)好(hao)的(de)成(cheng)品(pin)率(lv)被(bei)證(zheng)明(ming)是(shi)任(ren)何(he)設(she)計(ji)公(gong)司(si)的(de)一(yi)個(ge)重(zhong)要(yao)關(guan)注(zhu)點(dian)。收(shou)益(yi)率(lv)直(zhi)接(jie)影(ying)響(xiang)損(sun)益(yi)方(fang)程(cheng)式(shi)

，需(xu)要(yao)認(ren)真(zhen)努(nu)力(li)解(jie)決(jue)低(di)收(shou)益(yi)率(lv)的(de)原(yuan)因(yin)。實(shi)速(su)測(ce)試(shi)是(shi)衡(heng)量(liang)矽(gui)質(zhi)量(liang)的(de)重(zhong)要(yao)標(biao)準(zhun)，因(yin)此(ci)我(wo)們(men)應(ying)該(gai)以(yi)高(gao)覆(fu)蓋(gai)率(lv)為(wei)目(mu)標(biao)。但(dan)同(tong)時(shi)

，我(wo)們(men)應(ying)該(gai)隻(zhi)在(zai)適(shi)當(dang)的(de)時(shi)鍾(zhong)頻(pin)率(lv)下(xia)運(yun)行(xing)我(wo)們(men)的(de)實(shi)速(su)模(mo)式(shi)
，因(yin)為(wei)在(zai)錯(cuo)誤(wu)的(de)時(shi)鍾(zhong)頻(pin)率(lv)下(xia)測(ce)試(shi)會(hui)導(dao)致(zhi)問(wen)題(ti)過(guo)度(du)測(ce)試(shi)或(huo)測(ce)試(shi)不(bu)足(zu)。這(zhe)兩(liang)種(zhong)情(qing)況(kuang)（測試不足和測試過度）既不利於設計 QOR，也不利於良率估算。

測(ce)試(shi)時(shi)鍾(zhong)應(ying)該(gai)與(yu)功(gong)能(neng)時(shi)鍾(zhong)同(tong)等(deng)重(zhong)要(yao)，並(bing)且(qie)應(ying)該(gai)努(nu)力(li)為(wei)不(bu)同(tong)的(de)域(yu)提(ti)供(gong)相(xiang)同(tong)頻(pin)率(lv)的(de)時(shi)鍾(zhong)，因(yin)為(wei)它(ta)們(men)在(zai)功(gong)能(neng)域(yu)中(zhong)被(bei)計(ji)時(shi)。同(tong)時(shi)，應(ying)該(gai)對(dui)多(duo)周(zhou)期(qi)路(lu)徑(jing)給(gei)予(yu)相(xiang)當(dang)大(da)的(de)關(guan)注(zhu)，因(yin)為(wei)它(ta)們(men)通(tong)常(chang)構(gou)成(cheng)任(ren)何(he)設(she)計(ji)中(zhong)時(shi)序(xu)路(lu)徑(jing)的(de)重(zhong)要(yao)組(zu)成(cheng)部(bu)分(fen)。At-speed testing in multiple pass是解決多周期路徑at-speed testing的方法。Multipass測試方法也可以用來解決其他過度測試和under-testing的情況。因此，總而言之，使用上述建議和方法，我們可以實現更準確的全速覆蓋，這反過來將確保我們在不影響設計 QOR 的情況下將良率下降問題降至。

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