我們來瀏覽一下該電子表格。我們指定了兩種檢查類型：“cond” 指條件連接

，“connect” 指無條件的直接連接。這將允許我們在創建檢查器期間創建不同斷言類型。“輸入1” 和 “輸入2” 字段詳細列出了設計中要進行連通性檢查的起點和終點。“條件” 列用於詳細說明需要設置什麼信號才允許點對點連接為真。“connect”檢查沒有條件，檢查將是直接、無條件的。最後



，所有延遲字段都是 0
，表示所有連接都沒有延遲。

 

一(yi)旦(dan)電(dian)子(zi)表(biao)格(ge)格(ge)式(shi)固(gu)定(ding)並(bing)填(tian)充(chong)內(nei)容(rong)
，便(bian)可(ke)使(shi)用(yong)適(shi)當(dang)的(de)工(gong)具(ju)或(huo)腳(jiao)本(ben)來(lai)解(jie)析(xi)電(dian)子(zi)表(biao)格(ge)和(he)創(chuang)建(jian)斷(duan)言(yan)，而(er)斷(duan)言(yan)將(jiang)作(zuo)為(wei)目(mu)標(biao)送(song)入(ru)形(xing)式(shi)化(hua)工(gong)具(ju)。一(yi)種(zhong)方(fang)法(fa)是(shi)使(shi)用(yong)通(tong)用(yong)屬(shu)性(xing)模(mo)板(ban)，然(ran)後(hou)在(zai)單(dan)獨(du)的(de)檢(jian)查(zha)器(qi)描(miao)述(shu)中(zhong)添(tian)加(jia)每(mei)個(ge)屬(shu)性(xing)實(shi)例(li)的(de)連(lian)通(tong)性(xing)信(xin)息(xi)。這(zhe)樣(yang)就(jiu)可(ke)以(yi)將(jiang)其(qi)綁(bang)定(ding)（使用 SystemVerilog 的 bind 結構體）到設計的頂層。

 

圖 2 顯示了兩個通用屬性模板。

 

圖 2

 

屬性 cond_p 支持條件檢查，而 connect_p 支持直接無條件檢查。

 

此(ci)模(mo)板(ban)文(wen)件(jian)可(ke)以(yi)包(bao)含(han)許(xu)多(duo)獨(du)特(te)類(lei)型(xing)的(de)連(lian)通(tong)性(xing)檢(jian)查(zha)
，一(yi)旦(dan)明(ming)確(que)便(bian)無(wu)需(xu)用(yong)戶(hu)編(bian)輯(ji)。該(gai)文(wen)件(jian)不(bu)包(bao)含(han)任(ren)何(he)設(she)計(ji)信(xin)息(xi)，因(yin)而(er)與(yu)項(xiang)目(mu)無(wu)關(guan)
，可(ke)以(yi)重(zhong)複(fu)使(shi)用(yong)。

 

從電子表格自動創建的源就是檢查器詳細信息
，其中包含模板文件中不同檢查的實例，並添加了適當的信號名稱。一個例子如圖 3 所示。

 

圖 3

 

其他注意事項

時鍾

設(she)計(ji)不(bu)可(ke)避(bi)免(mian)地(di)包(bao)含(han)多(duo)個(ge)時(shi)鍾(zhong)。通(tong)過(guo)形(xing)式(shi)驗(yan)證(zheng)

，未(wei)定(ding)義(yi)的(de)時(shi)鍾(zhong)會(hui)產(chan)生(sheng)與(yu)這(zhe)些(xie)時(shi)鍾(zhong)明(ming)確(que)相(xiang)關(guan)的(de)設(she)計(ji)邏(luo)輯(ji)和(he)任(ren)何(he)斷(duan)言(yan)的(de)抽(chou)象(xiang)。來(lai)自(zi)抽(chou)象(xiang)域(yu)的(de)信(xin)號(hao)成(cheng)為(wei)形(xing)式(shi)驗(yan)證(zheng)控(kong)製(zhi)點(dian)，這(zhe)可(ke)能(neng)會(hui)導(dao)致(zhi)意(yi)外(wai)激(ji)發(fa)。

 

為了避免工具執行任何抽象，必須定義所有時鍾。但是
，某些設計有很多 10s 的時鍾，所以這可能很麻煩。

 

連通性檢查常常不驗證時鍾邏輯
，因此定義時鍾貌似是不必要的任務。然而，為檢查連通性而創建的斷言會使用時鍾。

 

理論上講
，用戶隻需定義那些與斷言相關的時鍾，以及那些影響斷言所檢查路徑上的時序邏輯的時鍾。

 

不過，鑒於難以識別路徑上的時序邏輯
，這可能不是一個容易執行的簡化操作。

 

實shi踐jian中zhong
，顯xian式shi指zhi定ding和he定ding義yi設she計ji中zhong的de所suo有you時shi鍾zhong可ke能neng會hui更geng容rong易yi。由you於yu連lian通tong性xing檢jian查zha通tong常chang不bu檢jian查zha設she計ji的de時shi序xu行xing為wei
，或huo者zhe至zhi多duo檢jian查zha連lian接jie是shi否fou存cun在zai延yan遲chi（或沒有延遲），因此一般可以給所有時鍾指定同一頻率。這就大大簡化了用戶為形式工具定義時鍾信息的任務。

 

fenjieduanceshibeiceqijiankenengyouduozhonggongzuomoshi，zhexiemoshikenenghuiyingxiangkejihuodeliantongxinglujinghuoshejiluoji。ceshiyingquebaomeizhongyouxiaomoshidoudedaoceshi，tongshihaiyaochongfenliyongsuoyoushejizuixiaohua（即黑盒化處理）的機會 —— 針對具體模式進行配置時可能會有這種機會。

 

用yong戶hu還hai應ying注zhu意yi所suo執zhi行xing測ce試shi的de方fang麵mian，並bing相xiang應ying地di對dui測ce試shi進jin行xing分fen組zu以yi便bian支zhi持chi分fen階jie段duan方fang法fa，這zhe樣yang測ce試shi環huan境jing的de設she置zhi會hui更geng簡jian單dan。例li如ru
，如ru果guo存cun儲chu器qi連lian接jie測ce試shi屬shu於yu一yi組zu必bi須xu進jin行xing的de連lian通tong性xing檢jian查zha，並bing且qie所suo有you存cun儲chu器qi僅jin存cun在zai於yu少shao數shu幾ji個ge子zi模mo塊kuai中zhong，則ze除chu這zhe些xie子zi模mo塊kuai外wai的de所suo有you設she計ji都dou可ke以yi進jin行xing黑hei盒he化hua處chu理li。這zhe種zhong特te定ding的de最zui小xiao化hua對dui於yu連lian通tong性xing檢jian查zha的de另ling一yi個ge方fang麵mian（例如檢查 IP 接口或網橋連接）可(ke)能(neng)是(shi)不(bu)可(ke)行(xing)的(de)。其(qi)他(ta)測(ce)試(shi)方(fang)麵(mian)可(ke)能(neng)需(xu)要(yao)不(bu)同(tong)的(de)最(zui)小(xiao)化(hua)策(ce)略(lve)，因(yin)此(ci)可(ke)以(yi)在(zai)測(ce)試(shi)策(ce)略(lve)的(de)第(di)二(er)階(jie)段(duan)中(zhong)定(ding)義(yi)，並(bing)在(zai)第(di)三(san)階(jie)段(duan)和(he)第(di)四(si)階(jie)段(duan)中(zhong)進(jin)一(yi)步(bu)定(ding)義(yi)設(she)置(zhi)策(ce)略(lve)。

 

詳細信息：實施更高效流程的工具

某些 Mentor Graphics 客戶使用的方法（比如上麵的例子）一般遵循一套通用步驟：首先
，聲明檢查器的一個實例。然後，在適當的字段中添加適當的信號名稱。使用 Questa Formal，此方法適用於 Verilog、VHDL、混(hun)合(he)語(yu)言(yan)設(she)計(ji)和(he)混(hun)合(he)語(yu)言(yan)層(ceng)次(ci)結(jie)構(gou)。本(ben)文(wen)是(shi)我(wo)們(men)努(nu)力(li)讓(rang)其(qi)他(ta)工(gong)程(cheng)團(tuan)隊(dui)能(neng)夠(gou)以(yi)最(zui)少(shao)的(de)工(gong)作(zuo)使(shi)用(yong)類(lei)似(si)驗(yan)證(zheng)流(liu)程(cheng)的(de)一(yi)部(bu)分(fen)。在(zai)我(wo)們(men)的(de)方(fang)法(fa)中(zhong)，我(wo)們(men)定(ding)義(yi)了(le)連(lian)通(tong)性(xing)規(gui)範(fan)電(dian)子(zi)表(biao)格(ge)的(de)格(ge)式(shi)
，並(bing)且(qie)編(bian)寫(xie)了(le)一(yi)個(ge)腳(jiao)本(ben)來(lai)創(chuang)建(jian)SVA 或 PSL 檢查器。我們還創建了一組屬性模板


，以便支持多種類型的連通性檢查。該半自動化流程的詳細信息（包括代碼）說明如下。

 

為了能夠更好地部署這種連通性檢查方法，我們基於腳本的新環境允許自動創建各種所需文件。我們開發了一個 Perl 腳本 GenConn.pl，利用它來解析連通性信息的文本文件，創建 SVA 或 PSL 檢查器，還可以創建 Questa Formal 的 makefile。為此需要定義連通性數據的格式，然後作為製表符分隔值 (TSV) 或逗號分隔值 (CSV) 的文件提供給腳本。

 

利用形式驗證檢查 SoC 連通性的正確性

目前
，腳本可以支持和創建七種類型的連通性檢查：

■ 點對點，有或無延遲

■ 條件點對點，有或無延遲

■ 互斥信號

■ 接高電平的信號

■ 接低電平的信號

 

要創建這些類型的檢查器，用戶需要填充連通性規範文件。該文件的格式詳見圖 4。

 

連通性規範

 

圖 4

 

“檢查器關鍵字” 表示用戶希望推斷的檢查類型，“信號 ...” 和 “條件信號” 條目是指向要檢查連通性的設計信號或端口的層次路徑。“延遲值” 是時序延遲周期數，須為整數。

 

例如，假設我們要檢查信號 top.en 到 top.u1.u2.enable 的連通性，並且該路徑上應有兩個周期的時序延遲。

 

圖 5 顯示了規範文件中該條目的樣子。請注意，對於互斥檢查器，雖然表中顯示了四個連接，但實際上可以指定任意數量的連接。

 

圖 5

 

除連通性信息外

，規範文件還應包括被測設計的名稱、時鍾的名稱以及檢查器將使用的複位。無論高電平有效還是低電平有效，都需要提供複位感測。這些信息應按照如下格式指定：

■ Design <DUT 名稱>

■ Clock <檢查器時鍾名稱>

■ Reset <檢查器複位名稱>

■ Reset_sense <低或高>

 

連通性規範文件需要以 TSV 或 CSV 格式傳遞給腳本。完整 TSV 格式連通性規範文件的例子如圖 6 所示。

 

圖 6

 

一旦以正確格式描述了完整的連通性規範
，便可將其傳遞給腳本以創建檢查器。

 

該腳本可以接受多個參數，如圖 7 所示。

 

圖 7

 

默認情況下，預期輸入格式為 TSV
，檢查器輸出文件（名為 “checkers.sv”）將采用 SVA 格式。不過，用戶可以通過指定適當的選項來更改默認行為。

 

腳本會自動創建輸出連通性規範文件。它是 TSV 或 CSV 規範輸入的副本，但每個條目都包括所創建檢查器的名稱。該文件的默認名稱為 checker_conn_spec
，可使用 -s 開關予以覆蓋；擴展名為 .tsv 或 .csv
，具體取決於輸入文件的格式。

 

輸出文件 checkers.sv 包含用於構建檢查器的所有必要信息。為了簡化使用，先前說明的 “屬性模板” 已經固定，並由腳本自動創建。檢查器模板本身、檢查器實例化和綁定信息都包含在一個檢查器文件中。圖 8（注意下一頁仍有代碼）顯示了 SVA 風格 checkers.sv 文件輸出的例子。

 

圖 8

 

選擇生成的 makefile 允許用戶編譯所創建的 SVA 或 PSL 檢查器文件以用於 Questa Formal，然後運行形式

分析。

 

該 makefile 名為 Makefile _ ConnCheck。它有三個條目：

■ compile _ checkers：編譯 SVA 或 PSL

■ compile _ formal _ model：運行 CSL 流程以構建形式模型

■ run _ formal：運行 Questa Formal “證明” 流程

 

還有一個 run_all 條目，它允許依次執行所有三個步驟。為了運行 makefile 中的所有步驟，用戶需要執行：

 

make –f Makefile _ ConnCheck run _ all

 

運行形式編譯和證明步驟的結果分別放在目錄 “results/csl” 和 “results/prove” 中。

 

Makefile _ ConnCheck 文件具有成功編譯和運行 Questa Formal 所需的基本條目，但它更多地是作為模板提供，用戶在使用之前很可能需要進行編輯。

例如，makefile 沒有引用形式驗證的控製文件（用於定義時鍾、設置約束等），因此可能需要創建和指定該文件。

 

還有一個附加腳本 GenDoc.pl。此腳本的作用是將形式結果注釋到 checker _ conn _ spec 文件上
，該文件是自動生成並加注了檢查器名稱的連通性規範。GenDoc 腳本應在獲得形式 “證明” 結果後運行。

該腳本可以接受多個參數

，如圖 9 所示。

 

圖 9

 

默認輸入和輸出文件名為：

■ 連通性規範輸入文件名：checker _ conn _ spec.tsv

■ 連通性規範輸出文件：conn _ spec _ results（後綴取決於輸入文件格式）

■ 證明報告文件名：results/prove/0in _ prove.rpt

 

所有這些默認值都可以使用適當的開關予以覆蓋。

 

在 “證明” 形式運行之後，生成的輸出文件會詳細說明每個連通性規範條目以及檢查器名稱和狀態，如圖 10

所示。

 

圖 10

 

下一頁上的圖 11 給出了可用於運行完整連通性檢查流程的命令示例，圖 12 顯示了整個流程。

 

圖 11

 

圖 12

 

其他應用

連通性檢查在許多應用中都很有價值。下麵介紹幾個例子。

 

焊盤環檢查

複雜器件具有多種配置
，SoC 中的 IO 不bu可ke避bi免mian地di會hui涉she及ji複fu雜za的de多duo路lu複fu用yong焊han盤pan。必bi須xu驗yan證zheng所suo有you配pei置zhi下xia的de焊han盤pan環huan
，檢jian查zha每mei種zhong模mo式shi下xia是shi否fou都dou存cun在zai正zheng確que連lian接jie。利li用yong形xing式shi技ji術shu檢jian查zha這zhe種zhong連lian通tong性xing會hui窮qiong盡jin所suo有you可ke能neng性xing，發fa現xian極ji端duan情qing況kuang並bing帶dai來lai自zi動dong化hua功gong能neng，而er仿fang真zhen技ji術shu常chang常chang無wu法fa做zuo到dao這zhe一yi點dian。

 

存儲器 BIST 檢查

設計常常會包含由內建自測試 (BIST) 邏輯測試的存儲器，其中 BIST 邏輯是在 RTL 階段插入。可能是許多存儲器（常常位於不同層級）連接到單個主 BIST 控製器。

 

來自 BIST 控製器的控製信號連接到各種存儲器或存儲器控製器，這些連接可以是共用的。例如，來自 BIST控製器的 write _ enable 可以連接到許多存儲器上的 write _ enable 管腳。

 

形式連通性檢查是一種有效替代方法
，用戶無需編寫動態測試來檢查存儲器 BIST 連接並在每次更改 RTL時重新運行測試。

 

此外，形式檢查還能確保這些存儲器／MBIST 連接上沒有放置時序邏輯，這常常是一個設計要求。

 

JTAG 檢查

與 MBIST 檢查類似，設計人員可以在設計中添加 JTAG 電路，這常常也在 RTL 階段進行。JTAG 的潛在用途包括：創建對設計的測試訪問，啟動全掃描檢查，或控製 MBIST 電路。

 

JTAG 邏輯具有固定的規範和多種標準工作模式。連通性檢查可用來確保所有正確的設計元素（例如 MBIST控製器）都連接到預期的 JTAG 控製寄存器。

在某些 JTAG moshixia
，bianjiesaomiaojicunqixingchengyitiaochanglian。gailiandechangduyoushejituanduiqueding。zailiantongxingguifanzhongjiangchangduzhidingweiyanchizhouqishu，liantongxingjianzhabiankequebaozaitedingmoshixiagailiandechangdushizhengquede。

 

結語

本文提供的信息當然是很粗略的。詳細記錄哪怕是最基本的 SoC 驗yan證zheng流liu程cheng

，也ye很hen容rong易yi寫xie上shang數shu十shi頁ye甚shen至zhi更geng多duo。然ran而er
，盡jin管guan簡jian短duan，但dan應ying該gai還hai是shi有you充chong足zu的de材cai料liao來lai供gong用yong戶hu開kai始shi製zhi定ding流liu程cheng，以yi實shi現xian更geng有you效xiao的de連lian通tong性xing檢jian查zha。