管理統計計數器需要高性能的存儲器才能滿足多重的讀—修改—寫操作。本文將描述一種使用IP方法的獨特統計計數器，這種計數器的一端可以連接網絡處理器（NPU），另一端可以連接Xilinx公司的QDR-IV存儲控製器。QDR-IV統計計數器IP是一種帶有QDR-IV SRAM、為網絡交流管理和其他計數器應用提供高效統計計數器的軟IP。

 

 

QDR-IV SRAM配備兩個雙向數據端口A和B，可ke以yi在zai一yi個ge時shi鍾zhong周zhou期qi內nei完wan成cheng兩liang次ci數shu據ju寫xie入ru或huo兩liang次ci數shu據ju讀du取qu操cao作zuo，或huo一yi次ci讀du寫xie結jie合he的de操cao作zuo。因yin此ci

，這zhe一yi特te點dian帶dai來lai了le額e外wai的de靈ling活huo性xing，架jia構gou師shi可ke將jiang之zhi用yong於yu讀du/寫並不一定平衡的應用中。每個端口在兩個時鍾沿均可進行數據傳輸（DDR（雙倍數據速率）操作）
，工作模式為突發式

，每個時鍾周期的突發長度為兩個字（每個字為X18或X36）。地址總線為通用型，其上升沿和下降沿能分別為端口A和端口B提供地址。部分製造商的QDR-IV SRAM還可支持嵌入式ECC（錯誤檢查和糾正）

，可從根本上消除軟錯誤，提高存儲器陳列的可靠性。

 

QDR-IV SRAM分為兩種：高性能 (HP) QDR-IV和超高性能 (XP) QDR-IV。HP設備的最大運行頻率為667 MHz，而XP設備的最大運行頻率為1066 MHz。QDR-IV XP能夠通過將存儲空間分成分成8個內存條來增加性能
，用地址的3個最低有效位（LSB）表biao示shi。要yao求qiu的de存cun儲chu方fang案an是shi在zai同tong一yi周zhou期qi內nei存cun取qu不bu同tong的de內nei存cun條tiao。從cong一yi個ge周zhou期qi到dao另ling一yi周zhou期qi
，所suo有you的de內nei存cun條tiao均jun可ke存cun取qu
，係xi統tong設she計ji師shi可ke通tong過guo規gui劃hua係xi統tong架jia構gou來lai相xiang應ying地di分fen配pei記ji憶yi庫ku地di址zhi，以yi充chong分fen發fa揮hui極ji速su存cun儲chu器qi的deRTR性能。這樣，開發人員可以在降低總係統成本的同時大幅提高性能。

 

 

QDR IV統計計數器是一種帶有QDR-IV SRAM，並且為網絡交流管理和其他計數器應用提供統計計數器的軟IP。該IP采用支持係統管理存取端口的讀—修改—寫邏輯。該IP的一端可以連接網絡處理單元（NPU）
，另一端可以連接 QDR-IV存儲控製器。由於該統計計數器支持400Gbps及更快速率的線卡，因此性能僅受限於所使用的FPGA和QDR-IV設備。

 

圖1是使用QDR-IV和統計計數器IP的用例。典型的網絡處理單元（NPU）以800M的每秒配對物更新速率發送統計（STATS）更新請求。每一項STATS請求包含在一個72位字中帶有兩個計數器（數據包和字節計數）的入口/出口包命令令牌。整個計數器緩存數據以1秒為間隔
，更新到係統存儲器中的終身計數器（通常為DRAM）。這一來自NPU的回讀被稱為處理器（PROCS）更新請求。PCIe接口用於傳輸計數器緩存數據以更新終身計數器。下圖顯示了STATS IP的設置和與Xilinx存儲控製器、PCIe總線和NPU連接的QDR-IV存儲器。

 

圖1：帶統計IP、NPU和存儲器的完整基礎架構

 

統計IP適用於HP和XP QDR-IV存儲器。其運行模式通過位於IP設計頂層接口的單一參數控製。兩個計數器（數據包和字節）的每個流地址為單72位字。一個144Mb QDR-IV SRAM支持四百萬計數器。該設計所要求的IP接口數量與所使用的QDR-IV SRAM的數量相當。

 

正如模塊圖所示
，NPU通過4x25Gbps鏈路將統計和處理請求推送到IP中。IP的運行頻率為存儲器存取頻率的四分之一，並且使用四條被稱為“通道”的平行數據路徑以匹配存儲器帶寬。在存儲接口HP和XP運行模式中，端口A作為讀取端口
，端口B作為寫入端口。每項統計請求對保存在與該請求相關的獨特存儲位置中的計數器數據進行讀—修改—寫操作。

 

讀寫請求通過分階段來延遲與QDR-IV存儲器讀取延遲以及存儲控製器延遲的匹配。分階段設計也作為本地緩存累積延遲過程中的服務更新請求。在HP模式中
，沒有統計/處理器更新地址限製通過四根通道中的任何一根。地址的發生可能是隨機的
，並且無需給每根通道分配特定類型的地址。但由於在XP模式中存儲器的區塊結構和限製與其相關，因此通道0和1被分配到保存入口流數據的奇數地址位置
，通道2和3被分配到保存出口流數據的偶數地址位置。這一獨特的安排可以預防可能在XP模式中發生的分塊限製位置。

 

chuliqifachudeyimiaozhonghuiduqingqiuchangjianyuzheliangzhongyunxingmoshi。zhenggecunchuweizhixuyaoyiyimiaozhongjiangehuidu，yincichuliqibufachulianxuqingqiu，bingqieyiyimiaozhongjiangeshijianfenbu。gaihuodongzaimeicitongguochuliqiqingqiuduquhoufuweicunchuqiweizhi。

 

 

圖2中的STATS_IP架構模塊圖標出了三個子部件：每條通道的同地址比較管道（SACOMP）區塊、請求-複用-解複用（REQ_MXDMX_CHn）區塊以及每條QDR IV應用通道1個的4個A-B通道配對計數器邏輯（ABCH_CTRL_CHn）區塊實例。

 

圖2：統計IP架構

 

SACOMP模塊圖包含兩個管道階段

，其中一個用於通過比較將同一時鍾周期上的所有四條通道進行壓縮（SACOMP_ChN-to-All），另一個用於對單一通道上的同一地址進行雙向（突發2）比較（SACOMP_B2BChN）。當(dang)兩(liang)條(tiao)或(huo)更(geng)多(duo)條(tiao)通(tong)道(dao)在(zai)指(zhi)定(ding)的(de)時(shi)間(jian)實(shi)例(li)中(zhong)為(wei)同(tong)一(yi)地(di)址(zhi)時(shi)，優(you)先(xian)性(xing)最(zui)高(gao)的(de)通(tong)道(dao)積(ji)累(lei)地(di)址(zhi)相(xiang)同(tong)的(de)通(tong)道(dao)上(shang)出(chu)現(xian)的(de)數(shu)據(ju)，而(er)所(suo)有(you)其(qi)他(ta)優(you)先(xian)性(xing)較(jiao)低(di)、地(di)址(zhi)相(xiang)同(tong)的(de)通(tong)道(dao)都(dou)將(jiang)失(shi)效(xiao)。這(zhe)確(que)保(bao)了(le)單(dan)一(yi)統(tong)計(ji)請(qing)求(qiu)覆(fu)蓋(gai)所(suo)有(you)地(di)址(zhi)相(xiang)同(tong)的(de)通(tong)道(dao)

，從(cong)而(er)預(yu)防(fang)出(chu)現(xian)任(ren)何(he)數(shu)據(ju)一(yi)致(zhi)性(xing)問(wen)題(ti)。比(bi)較(jiao)和(he)積(ji)累(lei)算(suan)法(fa)對(dui)所(suo)有(you)可(ke)能(neng)的(de)情(qing)況(kuang)進(jin)行(xing)快(kuai)速(su)評(ping)估(gu)。此(ci)外(wai)，在(zai)單(dan)根(gen)通(tong)道(dao)上(shang)，如(ru)果(guo)有(you)同(tong)一(yi)存(cun)儲(chu)位(wei)置(zhi)的(de)雙(shuang)向(xiang)統(tong)計(ji)更(geng)新(xin)請(qing)求(qiu)，則(ze)最(zui)新(xin)請(qing)求(qiu)失(shi)效(xiao)，其(qi)數(shu)據(ju)通(tong)過(guo)之(zhi)前(qian)發(fa)生(sheng)的(de)請(qing)求(qiu)積(ji)累(lei)。這(zhe)樣(yang)能(neng)夠(gou)確(que)保(bao)任(ren)何(he)同(tong)一(yi)地(di)址(zhi)位(wei)置(zhi)的(de)雙(shuang)向(xiang)存(cun)取(qu)不(bu)會(hui)在(zai)QDR-IV存儲設備定義的讀取延遲中發生。

 

圖2所示的請求-複用– 解複用（RQMXDMXChn）區塊接收對應通道數的處理器更新請求和統計更新請求。由於處理器更新請求的間隔時間固定
，因此RQMXDMXchN選擇對應下一個時鍾服務的處理器請求，並且通過“請求就緒”回壓信號停止統計請求。在開始處理每個一秒更新請求後

，RQMXDMXchN停止配置時鍾數（默認為10）的處理器請求通道以確保不會提供連續的一秒更新請求服務。停止信號發送至NPU
，確保在回壓信號失效前不會產生新的請求。該機製能夠在不堵塞這一設計的情況下處理統計和處理器請求。

 

在最終階段，A-B通道配對計數器邏輯（ABCH_CTRLn）對每項統計請求實施實際的讀—修改—寫機製，同時確保對每一項處理器請求進行最新讀取。該階段包含讀取-延時管道邏輯

、控製複用、讀寫管道和QDR-IVkongzhiqijiekouluoji。duxieyanshiguandaokaolvleneicunhekongzhiqiyanchi。laizilinjintongdaohetongyitongdaokongzhifuyongdefankuijizhidujuesuoyoushujuyizhixingwentifashengdekenengxing。guandaozhongdeqingqiuliufaqitongjihechuliqigengxin。kongzhifuyong（CTRL_MUX）qukuaiqufenchuliqihetongjiqingqiu
，congershidangqianshujunenggouzuoweichuliqiduqushujuzhuanfahuozhetuisongdaokongzhiqijiekouqukuaiyibianjinxingjinyibuchuli。kongzhiqijiekouqukuaijiangshijideduxieqingqiuzhuanhuanweiduankouA和端口B上的控製器特定命令。

 

 

統計流四通道和一秒（處理器）更新四通道接口作為應用通道。QDR IV控製器采用帶有為QDR IV端口A和端口B定義的專用四通道端口界麵的4:1/1:4通道複用/解複用功能。QDR-IV控製器以固定順序對通道進行複用和解複用，應用端和以4X時鍾頻率運行的QDR IV設備端之間的順序為ch0、ch1、ch2和ch3。圖3為所假設的QDR-IV控製器順序和建議的QDR IV HP統計計數器解決方案和QDR IV XP統計計數器解決方案應用通道映射。

 

圖3 QDR-IV接口4:1/1:4 複用/解複用和應用通道映射

 

在QDR-IV HP統計計數器中
，端口A和端口B 的請求獨立於地址並按照Ch0-Ch1-Ch2-Ch3順序的排列。這是因為HP模式無區塊要求，並且端口A和端口B上的請求可能包含同一位置的地址。但在QDR-IV XP統計計數器中
，端口A和端口B的請求是以奇數-偶數-奇數-偶數為順序的排列的
，這樣端口A和端口B在同一時鍾周期中就不會出現兩個屬於同一區塊的地址。

 

基於 QDR-IV SRAM的QDR IV 統計計數器IP為網絡流量管理和其他計數器的應用提供了高效的統計計數方案。