這些趨勢使包括數據轉換器、時鍾和電源等組件的信號鏈設計變得複雜化。選擇合適的數據轉換器
、同步多個通道以及優化電源，對於在多個通道上實現必要的帶寬至關重要。

 

選擇適合的數據轉換器

 

 每個係統架構都是從對係統性能影響最大的器件開始；在寬帶係統中，最先開始的就是數據轉換器。選擇哪一款數據轉換器取決於您對以下問題的回答：

 

 您是否會使用零中頻(IF)/複數混頻器架構（如圖1所示）？

 

●   優勢：模數轉換器（ADC）的輸入帶寬和采樣率低於其他架構，由此可簡化或消除濾波。

●   劣勢：對於I和Q路徑，每個天線元件需要兩個ADC通道，且混頻器圖像可能會降低係統性能。

 

您是否會使用外差法（如圖2所示）？

 

●   優勢：您隻需要一個數據轉換器通道
，且ADC輸入帶寬低於射頻（RF）采樣。

●   劣勢：需要一個或多個混頻器
，信號圖像和產生的諧波會使濾波複雜化
；很難調整響應頻率；必須移動本地振蕩器(LO)。

 

您是否會使用直接射頻采樣（如圖3所示）
？

 

●   優勢：由於信號鏈簡化
，不再需要混頻器；且使用數字下變頻器（DDC）和數控振蕩器（NCO）可以很輕鬆以數字方式調整頻率。

●   劣勢：最高信號頻率必須在ADC的輸入帶寬內；需要進行頻率規劃以實現最高性能。

 

圖1：“典型的複數混頻器架構”

 

圖2：典型的外差架構

 

圖3：典型的射頻采樣架構

 

您需要測量的最寬帶寬信號是什麼？

 

●   數據轉換器的采樣率至少應為直接采樣信號瞬時帶寬的2.5倍，或是零中頻的1.25倍。

●   為獲得最佳性能，約為瞬時帶寬10倍的采樣率將使您更輕鬆避免信號諧波和雜散。

 

TI的射頻采樣頻率規劃器、模擬濾波器和DDC Excel計算器可以滿足頻率規劃和濾波要求
，並向您展示信號的複雜數字抽取效果。

 

如前所述，寬帶係統需要高采樣率轉換器。例如，信號帶寬為1 GHz的射頻采樣係統可以從帶~10-GSPS轉換速度的數據轉換器中受益

，從而避免信號諧波。目前，TI最快的轉換器是ADC12DJ3200，它是一種12位ADC，可在雙通道模式下每通道運行3.2 GSPS或在單通道模式下運行6.4 GSPS。但即使在單通道模式下，它也不能滿足所需的10-GSPS速度。為了滿足這一要求
，適用於DSO、雷達和5G無線測試係統的靈活3.2GSPS多通道AFE參考設計將兩個ADC12DJ3200組合在一塊板上
，如圖4所示。

 

圖4：多通道AFE參考設計框圖

 

此參考設計提供了係統靈活性
，因為它可以在四通道
、3.2-GSPS模式或雙通道
、6.4-GSPS模式下運行，或者作為一個單通道以高達12.8 GSPS的速度運行。我們的適用於高速示波器和寬帶數字轉化器的12.8-GSPS模擬前端參考設計說明了兩個ADC的板載交錯。

 

現在，隨著我們新的雙通道5.2-GSPS ADC12DJ5200RF的推出，您的下一代設計將具有更高的性能和靈活性。由於ADC12DJ5200RF與ADC12DJ3200兼容引腳，我們很快就可以修改現有的參考設計
，且現在可以提供適用於12位數字轉換器的可擴展20.8GSPS參考設計。在20.8GSPS時，器件的整個8-GHz輸入帶寬可以在單個捕獲中實現數字化。

 

設計時鍾架構

 

選xuan擇ze數shu據ju轉zhuan換huan器qi之zhi後hou
，就jiu必bi須xu設she計ji一yi個ge時shi鍾zhong架jia構gou。為wei單dan個ge數shu據ju轉zhuan換huan器qi提ti供gong時shi鍾zhong非fei常chang簡jian單dan，但dan是shi許xu多duo係xi統tong
，比bi如ru我wo們men的de交jiao錯cuo設she計ji，需xu要yao同tong時shi為wei多duo個ge轉zhuan換huan器qi提ti供gong時shi鍾zhong。例li如ru，大da型xing相xiang控kong陣zhen係xi統tong可ke以yi有you數shu百bai個ge或huo數shu千qian個ge通tong道dao。而erTI有多個器件和參考設計來應對此設計挑戰。

 

我們的適用於DSO
、雷達和5G無線測試儀的多通道JESD204B 15-GHz時鍾參考設計是一個完整的時鍾子係統。此設計（如圖5所示）包含如LMK61E2可編程振蕩器和LMK04828等多個時鍾參考
，一個帶有14個獨立時鍾輸出的時鍾分配器件，以及兩個可提供高達15 GHz的超低相位噪聲時鍾的LMX2594鎖相環/合成器（如圖6所示）。此外

，LMX2594還可以為帶JESD204B接口的數據轉換器生成同步SYSREF時鍾。LMX2594還能夠跨越多個設備同步時鍾的相位。在參考設計中，您可以找到多個頻率下的相位噪聲圖（如圖6所示），並發現通道到通道偏斜的測量值小於10 ps。

 

圖5：多通道JESD204B 15-GHz時鍾框圖

 

圖6：15 GHz時的LMX2594相位噪聲

 

根據配置
，該電路板最多支持兩個數據轉換器和兩個現場可編程門陣列（FPGAs），且可輕鬆適應多達六個轉換器和一個FPGA的時鍾。然而，許多係統需要更多的通道。對於這類情況，我們的適用於雷達和5G無線測試儀的高通道數JESD204B時鍾生成參考設計和適用於雷達和5G無線測試儀的高通道數JESD204B菊鏈時鍾參考設計能夠在樹形結構（如圖7所示）或菊花鏈配置中運行時鍾。您可以使用這些方法擴展到數千個通道
，同時對係統性能的影響降至最低。

 

圖7：JESD204B時鍾生成參考設計樹形結構框圖

 

電源設計

 

一旦時鍾架構確定，那麼下一個挑戰就是電源設計。由於數據轉換器和時鍾對DC/DC轉換器的開關噪聲敏感，所以大多數電源設計人員都會采用帶低噪聲、低壓差穩壓器的DC/DC轉換器（LDO）。然而，經過精心布局和過濾，在許多電源上經常不需要LDO。

 

前麵提到的3.2-GSPS多通道模擬前端參考設計具有一個完整電源，包括DC/DC穩壓器和LDO
，如圖8所示。此設計上的LDO可以用濾波器繞過
，以測試哪些電源對開關噪聲最敏感。我們的測試證實
，繞過LDO時不會對設計的性能產生任何影響，也表明了電源效率增高的額外好處。

 

圖8：3.2-GSPS多通道AFE參考設計電源框圖

 

該電路板包含一係列沿頂部的排針引腳，這些排針引腳支持新的設計繞過板載電源解決方案，例如我們的可最大限度提高12.8GSPS數據采集係統性能的低噪聲電源參考設計（如圖9所示），能夠同步所有DC/DC穩(wen)壓(ya)器(qi)與(yu)主(zhu)時(shi)鍾(zhong)，從(cong)而(er)更(geng)容(rong)易(yi)濾(lv)除(chu)轉(zhuan)換(huan)器(qi)開(kai)關(guan)噪(zao)聲(sheng)。此(ci)外(wai)，您(nin)可(ke)以(yi)將(jiang)時(shi)鍾(zhong)的(de)相(xiang)位(wei)移(yi)到(dao)每(mei)個(ge)轉(zhuan)換(huan)器(qi)，以(yi)便(bian)所(suo)有(you)轉(zhuan)換(huan)器(qi)不(bu)會(hui)同(tong)時(shi)切(qie)換(huan)，從(cong)而(er)降(jiang)低(di)總(zong)開(kai)關(guan)能(neng)量(liang)。最(zui)後(hou)，參(can)考(kao)設(she)計(ji)上(shang)的(de)DC/DC轉換器更加高效，降低了電路板上的總功耗。與最初設計一樣，LDO仍然可以被繞過。

 

圖9：低噪聲電源參考設計框圖

 

選擇合適的數據轉換器隻是您麵臨的挑戰之一。一旦做出選擇，必須選擇最好的時鍾和電源設計
，以免降低昂貴的數據轉換器的性能。

 

 

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